專利名稱：一種幀同步3d實時視頻信息處理平臺的制作方法
技術領域：
本實用新型涉及一種幀同步3D實時視頻信息處理平臺，尤其是一種對數字視頻 DVI/高清晰度多媒體HDMI雙路信號進行幀同步、降頻處理的3D實時視頻信息處理平臺。
背景技術：
隨著科技的發展和廣大觀眾欣賞品味的提高，觀眾對視聽帶來的震撼性需求越來越高，這就要求在視頻技術方面的設計也要能夠滿足當前觀眾的需求，由此，3D技術在短暫的時間內可謂是異軍突起，它帶來的視覺享受很快地深入人心，但是，如何有效地降低3D 影像的處理速度，使當前的3D設備不必要花費大量的時間運用在攝像機接口部分和同步上，加強3D影像的算法，成為當前3D視頻信息處理急需解決的難題。
發明內容針對上述技術問題，本實用新型要設計一種可以提高視頻信號的處理速度、實現對雙路輸入的DVI/HDMI信號進行采集、降頻處理、幀同步和輸出的3D實時視頻信息處理的幀同步3D實時視頻信息處理平臺。為實現以上目的，本實用新型的技術方案如下一種幀同步3D實時視頻信息處理平臺，包括處理器、控制器、采集單元A、采集單元B、輸出單元A、輸出單元B、內存條和高速拓展插槽，所述的處理器分別與采集單元A、采集單元B、輸出單元A、輸出單元B、內存條和高速拓展插槽連接，所述的控制器分別與采集單元A和采集單元B連接，所述處理器由圖像編碼單元、內存控制單元組成，內存控制單元由內存讀邏輯和內存寫邏輯組成，所述內存條被嚴格的劃分為四個區，四個區包括兩個通道的采集區和兩個通道的處理結果緩存區，每一個區又包含兩個圖像子區。與現有技術相比，本實用新型具有以下有益效果1、本實用新型內存讀寫邏輯中對內存地址進行了嚴格的分區和限制，一共分為四個區，每一個區包含兩個圖像子區，四個區包括兩個通道的采集區和兩個通道的處理結果緩存區，內存讀寫邏輯對每一個區進行寫時，是交替選擇兩個區進行操作，而讀取圖像數據時，讀完一幅圖像的數據后，選擇目前不在進行寫控制的那個子區。這樣做的好處在于保證圖像流讀寫的連續性和同步特征，也為寬范圍的操作時鐘提供了支持。由于3D處理模塊的特性決定于雙通道的圖像信息必須是完全同步，此平臺的內存讀寫邏輯采用雙通道圖像同步讀取方式實現同步功能。2、本實用新型采用雙采集單元對雙路輸入的DVI/HDMI信號進行采集；處理器內部設有圖像編碼單元，能夠去除掉雙路輸入的DVI/HDMI信號行周期的消隱期，達到降頻處理的目的，提高視頻信號的處理速度；3、本實用新型還可以根據用戶對輸出場頻的配置，可以通過改變PCLK時鐘頻率輕松實現不同的場頻輸出，比如1920χ1080@25Ηζ，可以通過改變PCLK時鐘和配置參數來實現 1920xl080i30HzU920xl080i50HzU920xl080i60Hz 等，達到不同的應用需求。
本實用新型共有附圖4張，其中圖1是幀同步3D實時視頻信息處理平臺的系統結構圖。圖2是幀同步3D實時視頻信息處理平臺的實施例結構圖。圖3是幀同步3D實時視頻信息處理平臺的幀同步部分FPGA軟模塊框圖。圖4是幀同步3D實時視頻信息處理平臺的緩存輸出部分FPGA軟模塊框圖。圖中1、采集單元A，2、采集單元B，3、處理器，4、控制器，5、高速拓展插槽，6、內存條，7、輸出單元A，8、輸出單元B。
具體實施方式
以下結合附圖對本實用新型進行進一步地描述。如圖1-4所示，一種幀同步3D實時視頻信息處理平臺，包括處理器3、控制器4、采集單元Al、采集單元B2、輸出單元A7、輸出單元B8、內存條6和高速拓展插槽5，所述的處理器3分別與采集單元Al、采集單元B2、 輸出單元A7、輸出單元B8、內存條6和高速拓展插槽5連接，所述的控制器4分別與采集單元Al和采集單元B2連接，所述處理器3由圖像編碼單元、內存控制單元組成，內存控制單元由內存讀邏輯和內存寫邏輯組成，所述內存條6被嚴格的劃分為四個區，四個區包括兩個通道的采集區和兩個通道的處理結果緩存區，每一個區又包含兩個圖像子區。本實用新型的處理方法，包括如下步驟A、信號采集單元Al和采集單元B2采集DVI/HDMI信號，并對采集的DVI/HDMI信號進行處理后并行輸出RGB信號、信號激勵時鐘CLK、行信號H和場信號V到處理器3的圖像編碼單元，控制器4通過對采集單元Al和采集單元B2的讀寄存器并重新配置寄存器后計算得到全局信息參數；B、處理器3的圖像編碼單元將從采集單元Al和采集單元B2得到的RGB數據、信號激勵時鐘CLK、行信號H和場信號V進行雙通道并行解析后，去除視頻信息的行周期的消隱期，去除視頻信息每一場周期的不可視行區域時間段，分解成一幅幅相互獨立的圖像數據，每一個通道的圖像數據連同圖像的位置信息進行一次位寬轉換后存儲到處理器3的內存控制單元的前級FIFO中；所述的FIFO是先入先出緩存器；C、處理器3的內存控制單元通過對前級FIFO堆棧深度的判定，觸發內存控制單元寫邏輯，內存控制單元利用板載時鐘鎖相得來的高頻時鐘MEMCLK對前級FIFO進行快速讀取，并打包傳遞給內存控制單元寫邏輯中，內存控制單元寫邏輯利用處理器3的圖像編碼單元傳遞的圖像的位置信息和前級FIFO深度的數值進行計算得到相應內存條6寫地址的偏移量，再通過預先設定的圖像存儲所在內存條6的首地址，計算得到這包圖像數據的最終寫地址，內存控制單元寫邏輯將這包數據高速的存儲到內存條6中；D、內存控制單元讀邏輯將采集單元Al和采集單元B2存儲到內存中的雙通道圖像數據一起打包讀出，利用高頻時鐘MEMCLK將圖像數據存儲到3D處理模塊前級FIFO中，并根據3D處理模塊前級FIFO的讀取深度，判定是否觸發下一次的讀操作，同時寫模塊將讀內存的地址傳遞到3D處理模塊接口邏輯中，利用同一讀時鐘對3D處理模塊前級FIFO進行讀取，并將圖像數據進行位寬轉換，3D處理模塊接口邏輯利用對3D處理模塊前級FIFO的REN、CLR控制位和3D處理模塊前級FIFO的深度控制，從而同步雙路3D處理模塊前級FIFO 輸出；所述的REN是讀使能、CLR是清空控制；E、3D處理模塊接口提供雙通道的圖像數據輸出線和雙通道的圖像處理結果數據的輸入線，3D處理模塊接口的控制線和信號線包括外部模塊提供的讀取時鐘RCLK、讀取使能MREN和I2C通信接口的SDA數據線和SCLK時鐘線；3D處理模塊接口邏輯根據3D處理模塊提供的時鐘和圖像起始信號，將數據讀入到處理器3的3D處理模塊接口邏輯中，3D處理模塊接口邏輯將雙通道的圖像處理結果進行并行處理，首先進行一次位寬轉換，并將轉換后的數據以3D處理模塊提供的時鐘的四分頻時鐘傳輸到3D處理模塊后級FIFO中，3D處理模塊接口邏輯將3D處理模塊提供的圖像起始信號進行分析，得到圖像的位置信息再和 3D處理模塊后級FIFO深度信息一并傳給內存讀寫邏輯FPGA中的內存控制邏輯中；所述的 FPGA是現場可編程門陣列；F、內存讀寫邏輯將處理后的雙通道圖像數據，同步讀出傳給圖像接口 FIFO中， FPGA將數據發送到DVI/HDMI編碼芯片中，將對雙通道的圖像數據進行位寬轉換，傳給DVI/ HDMI編碼芯片，DVI/HDMI信號輸出芯片依照輸出時鐘PCLK對圖像進行DVI/HDMI格式編碼，再將編碼后的DVI/HDMI格式數據輸出到DVI/HDMI接口芯片中進行輸出；G、內存讀寫邏輯中對內存地址進行了嚴格的分區和限制，一共分為四個區，每一個區包含兩個圖像子區，圖像子區的大小是MCU通過I2C傳到FPGA中來的；所述的MCU是單片機。本實用新型所述的全局信息參數包括視頻信息中的采集時鐘頻率、分辨率、刷新率、行場的前肩寬度、脈沖寬度、后肩寬度、行有效寬度、場有效寬度、場的有效行數和幀大小。本實用新型所述的內存讀寫邏輯將處理后的雙通道圖像數據，同步讀出傳給圖像接口 FIFO中，輸出接口邏輯單元將對雙通道的圖像數據進行位寬轉換，傳給DVI/HDMI編碼邏輯單元，DVI/HDMI編碼邏輯單元依照輸出時鐘PCLK對圖像進行DVI/HDMI格式編碼，DVI/ HDMI編碼邏輯單元通過與控制的通信得來的視頻信息為參數，利用PCLK對圖像進行編碼， 通過對圖像接口 FIFO的使能位控制，在視頻消隱階段停止對圖像接口 FIFO的數據讀取，同時也利用PCLK產生DVI/HDMI芯片所需要的行場等視頻信號，輸出到DVI/HDMI芯片中提供 DVI/HDMI 輸出。如圖2所示，為本實用新型的實施例結構圖。信號采集單元由兩組ADV7441芯片構成，鎖相環PLL選擇AMI公司的FS7140器件，HDMI編碼芯片采用兩片AD9889，外部存儲采用了臺式機標準DDR2-UDIMM240內存條6，主處理器3采用ALTERA公司高端的stratix5系列5SGXA5核心的FPGA，另外，還包括配合FPGA進行工作的MCU，作為MCU選擇了 P89V51RD， MCU已完成對輸入DVI/HDMI的分辨率格式和視頻信息參數的分析，并通過計算配置FPGA所需要的一系列參數，然后通過I2C接口傳給FPGA，FPGA將視頻信息轉換成圖像數據后存儲到DDR2內存條6中，并有PCI-E通道提供的時鐘對內存條6中的雙通道圖像信息進行同步讀取，傳給插入到PCI-E插槽的板卡中，板卡將處理好的雙通道數據由板卡提供的時鐘回傳給FPGA，FPGA將圖像信息進行緩存并編碼輸出到兩片AD9889芯片中，最終由兩片AD9889 芯片進行DVI/HDMI視頻輸出。采用了 FS7140器件用于時鐘鎖相，由于輸出格式和刷新率的要求不同，輸出的激勵時鐘也不盡相同，采用了這款PLL器件可以通過配置和低頻輸入，
5得到我們所需要的輸出激勵時鐘，其中MCU通過全局I2C接口監測并傳遞參數信息，MCU配有的串口 RS232組件輸出到PC中用于監控，也可通過RS232與PC互聯調試，電源管理模組為整體工作電路供電。圖3為本實用新型的幀同步部分FPGA軟模塊框圖。其工作流程為處理器3的圖像編碼單元將雙通道的采集單元得到的DVI/HDMI信號，首先取得DVI/HDMI信號的圖像信息，去掉其輔助部分，然后，將每一個通道的圖像數據連同圖像的位置信息由30bit進行位寬轉換到120bit后，存儲到處理器3的內存控制單元的前級FIFO中。處理器3的內存控制單元通過對前級FIFO堆棧深度的判定，觸發內存控制單元的寫邏輯，內存控制單元利用板載時鐘鎖相得來的高頻時鐘MEMCLK對前級FIFO進行快速讀取，并打包傳遞給內存控制單元的寫邏輯中，內存控制單元的寫邏輯將這包數據高速的存儲到DBMMO內存條6插槽接口中。處理器3的內存控制單元的讀邏輯將存儲到內存中的雙通道圖像數據一起打包讀出，利用高頻時鐘MEMCLK將圖像數據存儲到3D處理模塊前級FIFO中，并根據前級FIFO 的讀取深度，判定是否觸發下一次的讀操作，同時寫模塊將讀內存的地址傳遞到3D處理模塊接口邏輯。利用同一讀時鐘對雙通道的3D處理模塊前級FIFO進行讀取，并將120bit 的圖像數據進行位寬轉換到30bit，3D處理模塊接口邏輯利用對3D處理模塊前級FIFO的 REN、CLR控制位和FIFO的深度控制，從而同步雙路3D處理模塊前級FIFO輸出。圖4為本實用新型的緩存輸出部分FPGA軟模塊框圖。其工作流程為3D處理模塊接口部分邏輯根據模塊提供的時鐘和圖像起始信號，將數據讀入到處理器3的3D處理模塊接口邏輯中，3D處理模塊接口邏輯將雙通道的圖像處理結果進行并行處理，首先進行一次30bit至120bit的位寬轉換，并將轉換后的數據以模塊提供的時鐘的四分頻時鐘傳輸到 3D處理模塊后級FIFO中，3D處理模塊接口邏輯將3D處理模塊提供的圖像起始信號進行分析，以得到圖像的位置信息在和FIFO深度信息計算出內存的操作地址，通過內存寫邏輯存儲到DI匪MO內存條6插槽接口中。內存讀邏輯將處理后的雙通道圖像數據，同步讀出傳給圖像接口 FIFO通道1、接口 FIFO通道2中，輸出接口邏輯單元將對雙通道的圖像數據進行MObit至60bit的位寬轉換，傳給DVI/HDMI編碼邏輯單元，DVI/HDMI編碼邏輯單元依照輸出時鐘PCLK對圖像進行DVI/HDMI格式編碼，轉換成滿足規范的DVI/HDMI信號，輸出時鐘PCLK是板載鎖相環根據采集時鐘和模塊提供的時鐘進行鎖相輸出的，利用內存讀邏輯傳遞的幀位置信息、幀通道和FIFO深度的數值進行偏移量校正，確定圖像數據的最終讀地址，最后將編碼后的DVI/ HDMI格式數據輸出到DVI/HDMI接口芯片中進行輸出。以上所述，僅為本實用新型較佳的具體實施方式
，但本實用新型的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本實用新型揭露的技術范圍內，根據本實用新型的技術方案及其發明構思加以等同替換或改變，都應涵蓋在本實用新型的保護范圍之內。
權利要求1. 一種幀同步3D實時視頻信息處理平臺，其特征在于包括處理器C3)、控制器(4)、 采集單元A(l)、采集單元^2)、輸出單元A(7)、輸出單元B(8)、內存條(6)和高速拓展插槽(5)，所述的處理器(3)分別與采集單元A(l)、采集單元^2)、輸出單元A(7)、輸出單元 B (8)、內存條(6)和高速拓展插槽(5)連接，所述的控制器(4)分別與采集單元A(I)和采集單元BQ)連接，所述處理器C3)由圖像編碼單元、內存控制單元組成，內存控制單元由內存讀邏輯和內存寫邏輯組成，所述內存條(6)被嚴格的劃分為四個區，四個區包括兩個通道的采集區和兩個通道的處理結果緩存區，每一個區又包含兩個圖像子區。
專利摘要本實用新型公開了一種幀同步3D實時視頻信息處理平臺，包括處理器、控制器、采集單元A、采集單元B、輸出單元A、輸出單元B、內存條和高速拓展插槽，所述的處理器分別與采集單元A、采集單元B、輸出單元A、輸出單元B、內存條和高速拓展插槽連接，所述的控制器分別與采集單元A和采集單元B連接，所述處理器由圖像編碼單元、內存控制單元組成。本實用新型內存讀寫邏輯中對內存地址進行了嚴格的分區和限制，保證了圖像流讀寫的連續性和同步特征，也為寬范圍的操作時鐘提供了支持。由于3D處理模塊的特性決定于雙通道的圖像信息必須是完全同步，此平臺的內存讀寫邏輯采用雙通道圖像同步讀取方式實現同步功能。
文檔編號H04N13/00GK202261660SQ20112038717
公開日2012年5月30日 申請日期2011年10月12日 優先權日2011年10月12日
發明者周春雷, 張壇 申請人:大連科迪視頻技術有限公司