專利名稱：高速udp數據流和網絡協議流復接裝置及方法
技術領域：
本發明涉及高速UDP (用 戶數據包協議)數據流和網絡協議流復接裝置和方法，特別涉及基于SoPC(可編程片上系統)高速UDP數據流和網絡協議流復接裝置及方法。
背景技術：
隨著技術成本的降低，千兆網的作用范疇開始超越網絡主干網領域。它具備的高帶寬以及網絡兼容性使其在其他傳輸領域上也受到了廣泛的關注。但是人們發現對一個千兆以太網數據流的處理，可以輕易消耗掉處理器的大部分處理能力，甚至全部用上也不夠用，此時的CPU的主要工作是在響應中斷，并做一些打包、拆包、差錯校驗等比較簡單但比較耗時的I/o類操作，使其無法提供供有用的服務。為了解決上述問題，傳統方法采用FPGA+CPU的解決方案，如Freescale的多款PowerPC芯片都自帶了三速以太網控制器ETSEC，如MPC8314可以提供10/100/1000M三速的接口，需要外部的PHY芯片。每個ETSEC可以提供GMII，RGMII，Mil，RMII等接口。根據某廣播系統的需求即支持IOM/1OOM/1OOOMbps高速數據寬帶傳輸和支持網口監控與監視，基于FPGA和MPC8314的高速數據網絡傳輸和網絡協議的復接器如圖I所示。基于FPGA和MPC8314的高速數據網絡傳輸和網絡協議處理方案雖然能夠解決千兆網傳輸和處理問題，但是具有以下缺點(I)系統芯片眾多，接口眾多，硬件實現復雜度高，功耗高，成本高。(2)系統軟件設計方面難度大，驅動程序較多。如何在眾多的芯片解決方案中選擇系統實現復雜度較低、成本較少、功耗較低的系統軟硬件解決方案，成為一個亟待解決的問題。
發明內容
為了克服現有技術的不足，本發明的目的在于提供一種基于SoPC的高速UDP數據流和網絡協議流復接裝置。本發明的另一目的在于提供一種上述復接裝置的復接方法。本發明的目的通過以下技術方案實現高速UDP數據流和網絡協議流復接裝置，包括Altera FPGA EP3C120 (現場可編程門陣列)、SDRAM(同步動態隨機存儲器)、EPCS Flash(可擦除可編程可配置串行閃存)、PHY(物理層芯片)、電源模塊和時鐘；所述電源模塊分別與Altera FPGAEP3C120、SDRAM、EPCS Flash、PHY連接；所述Altera FPGA EP3C120分別通過IO接口(輸入輸出接口 )與SDRAM, EPCS Flash、PHY、時鐘連接；所述Altera FPGA EP3C120 包括軟核處理器 NIOS II、SDRAM 控制器、EPCS Flash控制器、命令字存儲器、RX SGDMA (接收分布式DMA)、TX SGDMA (發送分布式DMA)、復接器、錯誤適配器、三速MAC、UDP打包器、對齊填充器；所述軟核處理器NIOS II分別與SDRAM控制器、EPCS Flash控制器、命令字存儲器連接；所述RX SGDMA, TX SGDMA分別與命令字存儲器連接；所述RX SGDMA, TX SGDMA分別與SDRAM控制器連接；所述三速MAC、RX SGDMA, SDRAM控制器、SDRAM依次連接，構成網絡協議流接收通道；所述SGDMA、SDRAM控制器、TX SGDMA依次連接，構成網絡協議流發送通道；所述UDP打包器、對齊填充器依次連接，構成高速Μ)Ρ數據流通道；高速UDP數據流通道和網絡協議流發送通道經復接器復接后依次經錯誤適配器、三速MAC連接到物理層PHY。 所述SDRAM 為 MT48LC16M16A2。所述EPCS Flash 為 EPCS128。所述PHY 為 Marvell 88E1111。所述電源模塊為TI PTH05050。高速UDP數據流和網絡協議流復接裝置的復接方法，包括以下步驟(I)依次通過三速MAC、RX SGDMA、SDRAM控制器、SGDMA接收網絡協議流；(2)接收到的網絡協議流依次通過SGDMA、SDRAM控制器、TX SGDMA發送到復接器；(3)高速UDP數據流依次經UDP打包、對齊填充處理后傳送到復接器；(4)復接器對高速UDP數據流和網絡協議流進行復接后依次經錯誤適配器、三速MAC傳輸到物理層PHY。所述網絡協議流米用LwIP協議棧。本發明基于SoPC的高速UDP數據流和網絡協議流復接裝置和方法可用于需傳輸大數據量而且需要網絡監控和監視的場合，利用該系統強大的網絡處理能力，可以將需要較強的服務器才能處理的負荷卸載到的高速UDP數據流通道，而對系統的監視和監控則由網絡協議流通道來處理，而該網絡協議流通道架構也經過了優化，相關的網絡協議棧選擇了精練的LwIP協議棧。與現有技術相比，本發明具有以下優點和技術效果I、高速UDP數據流和網絡協議流可采用不同的UDP端口，有利于遠程監控終端和數據接收端空間上分開。 2、高速UDP數據流通路采用硬件描述語言和SoPC組件實現，硬件描述語言描述的高速數據網絡傳輸通路能夠實現數據的高吞吐量，實時性強。3、采用SoPC組件，降低了廣播系統、流媒體系統的設計復雜度、成本和功耗。
圖I為基于FPGA和MPC8314的高速數據網絡傳輸和網絡協議復接裝置的示意圖。圖2為本發明高速UDP數據流和網絡協議流復接裝置的示意圖。圖3為本發明高速UDP數據流和網絡協議流復接方法的時鐘樹。
具體實施例方式下面結合實施例及附圖，對本發明作進一步地詳細說明，但本發明的實施方式不限于此。
實施例如圖2所示，本發明高速UDP數據流和網絡協議流復接裝置，包括Altera FPGAEP3C120 I、SDRAM 2、EPCS Flash 3、物理層PHY 4、電源模塊5和時鐘17 ;所述電源模塊5分別與 FPGA USDRAM 2,EPCS Flash 3、物理層 PHY 4 連接；所述 Altera FPGA EP3C120 I分別通過IO接口與SDRAM 2, EPCS Flash 3、物理層PHY 4、時鐘17連接；所述Altera FPGA EP3C120 I 包括軟核處理器 NIOS II 6、SDRAM 控制器 7、EPCSFlash 3、命令字存儲器10、RX SGDMA 9, TX SGDMA 11、復接器12、錯誤適配器13、三速MAC14、UDP打包器15、對齊填充器16。Altera FPGA EP3C120 I前所未有的同時實現了低功耗、高性能和低成本，能夠支持更多的大 批量、低成本FPGA應用。體系結構都含有非常高效的互聯和低偏移時鐘網絡，為時鐘和數據信號結構提供鏈接。所述軟核處理器NIOS II分別通過 Avalon Memory-Memory (即 Avalon-ΜΜ 總線)與 SDRAM 控制器 7、EPCS Flash 控制器8、命令字存儲器10連接；所述RX SGDMA 9,TX SGDMA 11分別通過Avalon-MM總線與命令字存儲器10連接；所述RXSGDMA 9,TX SGDMA 11通過Avalon-MM總線分別與SDRAM控制器7連接。Altera FPGA EP3C120的內部資源如表I所示。表1、EP3C120的內部資源
權利要求
1.高速UDP數據流和網絡協議流復接裝置，其特征在于，包括AlteraFPGA EP3C120、SDRAM、EPCS Flash、物理層PHY、電源模塊和時鐘；所述電源模塊分別與Altera FPGAEP3C120、SDRAM、EPCS Flash、物理層 PHY 連接；所述 Altera FPGA EP3C120 分別通過 IO 接ロ與SDRAM、EPCS Flash、物理層PHY、時鐘連接； 所述Altera FPGA EP3C120包括軟核處理器NIOS II、SDRAM控制器、EPCS Flash控制器、命令字存儲器、RX SGDMA.TX SGDMA、復接器、錯誤適配器、三速MAC、UDP打包器、對齊填充器； 所述軟核處理器NIOS II分別與SDRAM控制器、EPCS Flash控制器、命令字存儲器連接；所述RX SGDMA, TX SGDMA分別與命令字存儲器連接；所述RX SGDMA, TX SGDMA分別與SDRAM控制器連接； 所述三速MAC、RX SGDMA、SDRAM控制器、SDRAM依次連接，構成網絡協議流接收通道； 所述SGDMA、SDRAM控制器、TX SGDMA依次連接，構成網絡協議流發送通道； 所述m)P打包器、對齊填充器依次連接，構成高速m)P數據流通道； 高速UDP數據流通道和網絡協議流發送通道經復接器復接后依次經錯誤適配器、三速MAC連接到物理層PHY。
2.根據權利要求I所述的高速UDP數據流和網絡協議流復接裝置，其特征在于，所述SDRAM 為 MT48LC16M16A2。
3.根據權利要求I所述的高速UDP數據流和網絡協議流復接裝置，其特征在于，所述EPCS Flash 為 EPCSI28
4.根據權利要求I所述的高速UDP數據流和網絡協議流復接裝置，其特征在于，所述物理層 PHY 為 Marvell 88E1111。
5.根據權利要求I所述的高速UDP數據流和網絡協議流復接裝置，其特征在于，所述電源模塊為TI PTH05050。
6.權利要求I 5任一項所述高速UDP數據流和網絡協議流復接裝置的復接方法，其特征在于，包括以下步驟 (1)依次通過三速MAC、RXSGDMA、SDRAM控制器、SGDMA接收網絡協議流； (2)接收到的網絡協議流依次通過SGDMA、SDRAM控制器、TXSGDMA發送到復接器； (3)高速UDP數據流依次經UDP打包、對齊填充處理后傳送到復接器； (4)復接器對高速UDP數據流和網絡協議流進行復接后依次經錯誤適配器、三速MAC傳輸到物理層PHY。
7.根據權利要求6所述的復接方法，其特征在于，所述網絡協議流采用LwIP協議棧。
全文摘要
本發明公開了基于SoPC的高速UDP數據流和網絡協議流復接裝置，由三速MAC、RX SGDMA、SDRAM控制器、SDRAM構成網絡協議流接收通道；由SGDMA、SDRAM控制器、TX SGDMA構成網絡協議流發送通道；由UDP打包器、對齊填充器構成高速UDP數據流通道；高速UDP數據流通道和網絡協議流發送通道經復接器復接后依次經錯誤適配器、三速MAC連接到物理層。本發明還公開了上述復接裝置的復接方法。與現有技術相比，本發明具有數據吞吐量高，實時性強，成本低的優點。
文檔編號H04L29/06GK102684987SQ20111039051
公開日2012年9月19日 申請日期2011年11月30日 優先權日2011年11月30日
發明者趙葉星, 高翔峰 申請人:廣州海格通信集團股份有限公司