專利名稱：一種rf接口的制作方法
技術領域：
本發明涉及一種高頻無線電波收發裝置，尤其是一種射頻(RF)接口。
背景技術：
公知的RF接口通常包括射頻收發模塊和外部數據接口，由外部數據接口將需要發送的數據傳遞至射頻收發模塊進行發射，由射頻收發模塊將接收到的數據傳遞至外部數據接口，這種形式的RF接口經常由于射頻收發模塊與外部數據接口之間的速度匹配問題造成數據丟失，作為改進的形式，將緩存裝置設置于射頻收發模塊和外部數據接口之間，該形式雖然能在一定程度上改善數據丟失，卻無法實現對數據進行數字調制及數字解調以滿足數字通訊的需要，雖然又有增加數字調制解調模塊的產品問世，但是這些產品功能單一，只能針對某種特定的調制解調方式，一旦需要改變調制解調方式就要變更電路設計，通用性差，且當數據流量較大時也很難避免數據丟失。
發明內容
針對現有RF接口所存在的上述問題，本發明提供一種可根據需要改變電路結構且能有效避免數據丟失的RF接口。本發明解決技術問題所采用的技術手段為
一種RF接口，包括射頻收發單元，存儲單元、CPU單元、外部控制接口和輸入輸出單元；所述射頻收發單元包括射頻數據接口和射頻控制接口，所述射頻控制接口與所述CPU單元連接，所述CPU單元控制所述射頻收發單元,所述CPU單元與所述輸入輸出單元連接，所述CPU單元控制所述輸入輸出單元，所述CPU單元與所述外部控制接口連接，所述外部控制接口向所述CPU單元傳送外部控制指令；
所述射頻數據接口與所述輸入輸出單元連接，所述輸入輸出單元與所述存儲單元連接，所述存儲單元包括與外界傳送數據的外部數據接口，所述存儲單元與所述輸入輸出單元以及所述射頻收發單元形成數據鏈路，其中，
所述CPU單元和所述輸入輸出單元主要由通過編程方式構造硬件結構的可配置器件形成，所述可配置器件包括配置程序下載接口，所述配置文件下載接口用于下載用以構成所述可配置器件硬件結構的配置程序。上述RF接口，其中，還包括IOOMHz時鐘信號發生裝置，所述IOOMHz時鐘信號發生裝置與所述CPU單元連接，所述IOOMHz時鐘信號發生裝置，為所述CPU單元提供時鐘信號。上述RF接口，其中，所述射頻收發單元包括信號衰減裝置，所述信號衰減裝置與所述CPU單元連接，所述CPU單元控制所述信號衰減裝置。上述RF接口，其中，所述存儲單元為靜態存儲器。上述RF接口，其中，所述外部控制接口為串行接口。上述RF接口，其中，所述外部數據接口為串行接口。上述RF接口，其中，所述配置程序下載接口為串行接口。
上述RF接口，其中，還包括加密單元，所述加密單元與所述CPU單元和所述輸入輸出單元分別連接，所述加密單元根據所述CPU單元的指令將所述輸入輸出單元中正在處理的數據進行加密或者解密。本發明的有益效果是
可根據不同的調制解調需要變更電路結構而無需重新設計制作電路，采用快進快出數據存取方式，有效避免數據丟失。
圖I是本發明一種RF接口的電路連接框圖。
具體實施例方式下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。如圖I所示,本發明一種RF接口，包括射頻收發單元,存儲單元、CPU單元、外部控制接口和輸入輸出單元；
射頻收發單元包括射頻數據接口和射頻控制接口，射頻控制接口與CPU單元連接，CPU單元控制射頻收發單元，CPU單元與輸入輸出單元連接，CPU單元控制輸入輸出單元，CPU單元與外部控制接口連接，外部控制接口向CPU單元傳送外部控制指令；
射頻數據接口與所述輸入輸出單元連接，輸入輸出單元與存儲單元連接，存儲單元包括與外界傳送數據的外部數據接口，存儲單元與輸入輸出單元以及射頻收發單元形成數據鏈路，其中，
CPU單元和輸入輸出單元主要由通過編程方式構造硬件結構的可配置器件形成，可配置器件包括配置程序下載接口，配置文件下載接口用于下載用以構成可配置器件硬件結構的配置程序。本發明的工作原理是發射時，外部電路將需發送的數據通過外部數據接口送入存儲單元，同時通過外部控制接口傳送指令至CPU單元，CPU單元控制輸入輸出單元讀取存儲單元中的數據，并發送至射頻收發單元，CPU單元控制射頻發射單元將數據發射，在CPU單元控制輸入輸出單元讀取存儲單元中的數據時可以進行必要的數字調制或者加密；接收時射頻收發單元的靜噪被射頻信號打開，射頻收發單元傳送中斷至CPU單元，CPU單元處理中斷后控制輸入輸出單元將射頻收發單元收到的數據傳送至存儲單元，同時由CPU單元通過外部控制接口向外圍電路發出中斷，外圍電路處理中斷后通過外部數據接口讀取存儲單元中的數據，在CPU單元控制輸入輸出單元將射頻收發單元收到的數據傳送至存儲單元時可進行必要的數字解調或者解密。模擬調制解調的工作由射頻收發單元完成。可配置器件為FPGA即現場可編程門陣列，通過其內置的數以萬計的邏輯單元可以實現各種不同的電路結構，通過配置程序下載接口可以根據RF接口的需要實時改變電路結構。同時由FPGA元件內建的軟核CPU形成CPU單元，通過IOOMHz時鐘信號發生裝置，為CPU單元提供時鐘信號，可以提高RF接口的數據處理能力。再由FPGA內建的快進快出(FIFO)存儲結構以及內嵌的雙端口隨機存儲器(RAM)形成輸入輸出單元，使RF接口的數據吞吐能力得到提高，有效避免了數據丟失。用傳統定制電路實現以上功能電路體積較大，不易制成較小的產品，FGPA元件集成度高，體積較小，使本發明的RF接口可以制成較小體積
4的產品。進一步的，射頻收發單元包括信號衰減裝置，信號衰減裝置與CPU單元連接，CPU單元控制信號衰減裝置，設置信號衰減裝置可以在信號過強時保護接收電路。進一步的，存儲單元為靜態存儲器，靜態存儲器無需上電刷新，適合高速讀取場合，可以進一步提高本發明RF接口的數據讀取速度。進一步的，外部控制接口、外部數據接口及配置程序下載接口為串行接口。優選的，串行接口可以選擇RS232、RS422或者RS485接口規范，串行接口連線數較少，方便布線，且各種電器及物理規范較完善，方便根據需要做出選擇，RS232、RS422及RS485接口規范應用廣泛，方便與外圍電路其其他設備匹配，且連接機具品種繁多，便于選擇。進一步的，還包括加密單元，加密單元與CPU單元和輸入輸出單元分別連接，加密單元根據CPU單元的指令將輸入輸出單元中正在處理的數據進行加密或者解密。通過設置加密單元可以提高RF接口數據傳輸的安全性，適合應用在對數據安全有較高要求的場合。以上所述僅為本發明較佳的實施例，并非因此限制本發明的申請專利范圍，所以凡運用本發明說明書及圖示內容所作出的等效結構變化，均包含在本發明的保護范圍內。
權利要求
1.一種RF接口，包括射頻收發單元，存儲單元、CPU單元、外部控制接口和輸入輸出單元;所述射頻收發單元包括射頻數據接口和射頻控制接口，所述射頻控制接口與所述CPU單元連接，所述CPU單元控制所述射頻收發單元,所述CPU單元與所述輸入輸出單元連接,所述CPU單元控制所述輸入輸出單元，所述CPU單元與所述外部控制接口連接，所述外部控制接口向所述CPU單元傳送外部控制指令；所述射頻數據接口與所述輸入輸出單元連接，所述輸入輸出單元與所述存儲單元連接，所述存儲單元包括與外界傳送數據的外部數據接口，所述存儲單元與所述輸入輸出單元以及所述射頻收發單元形成數據鏈路，其特征在于，所述CPU單元和所述輸入輸出單元主要由通過編程方式構造硬件結構的可配置器件形成，所述可配置器件包括配置程序下載接口，所述配置文件下載接口用于下載用以構成所述可配置器件硬件結構的配置程序。
2.如權利要求I所述RF接口，其特征在于，還包括IOOMHz時鐘信號發生裝置，所述IOOMHz時鐘信號發生裝置與所述CPU單元連接，所述IOOMHz時鐘信號發生裝置，為所述(PU單元提供時鐘信號。
3.如權利要求I所述RF接口，其特征在于，所述射頻收發單元包括信號衰減裝置，所述信號衰減裝置與所述CPU單元連接，所述CPU單元控制所述信號衰減裝置。
4.如權利要求I所述RF接口，其特征在于，所述存儲單元為靜態存儲器。
5.如權利要求1-4中任一所述RF接口，其特征在于，所述外部控制接口為串行接口。
6.如權利要求1-4中任一所述RF接口，其特征在于，所述外部數據接口為串行接口。
7.如權利要求1-4中任一所述RF接口，其特征在于，所述配置程序下載接口為串行接□。
8.如權利要求1-4任一所述RF接口，其特征在于，還包括加密單元，所述加密單元與所述CPU單元和所述輸入輸出單元分別連接，所述加密單元根據所述CPU單元的指令將所述輸入輸出單元中正在處理的數據進行加密或者解密。
全文摘要
本發明涉及一種RF接口，包括射頻收發單元，存儲單元、CPU單元、外部控制接口和輸入輸出單元；所述射頻收發單元包括射頻數據接口和射頻控制接口，所述射頻控制接口與所述CPU單元連接，所述CPU單元控制所述射頻收發單元，所述CPU單元與所述輸入輸出單元連接，所述CPU單元控制所述輸入輸出單元，所述CPU單元與所述外部控制接口連接，所述外部控制接口向所述CPU單元傳送外部控制指令；所述射頻數據接口與所述輸入輸出單元連接，所述輸入輸出單元與所述存儲單元連接。本發明的有益效果是可根據不同的調制解調需要變更電路結構而無需重新設計制作電路，采用快進快出數據存取方式，有效避免數據丟失。
文檔編號H04B1/38GK102916714SQ20111022227
公開日2013年2月6日 申請日期2011年8月4日 優先權日2011年8月4日
發明者秦忠, 王可意, 王升陽, 郭英, 楊永勝 申請人:上海秀派電子科技有限公司