專利名稱：固態圖像拾取元件及相機系統的制作方法
技術領域：
本公開涉及以COMS (互補金屬氧化物半導體)圖像傳感器為代表的固態圖像拾取元件，以及使用該固態圖像拾取元件的系統。
背景技術：
與一般COMS型集成電路中的那些工藝相同的工藝可以用于制造COMS圖像傳感器。此外，CMOS圖像傳感器可以通過使用簡單電源驅動。另外，通過利用CMOS工藝可以在同一芯片內相互混合模擬電路和邏輯電路。由于這一原因，CMOS圖像傳感器具有多個巨大的優點，從而能降低外圍IC的數量。使用具有浮置擴散(FD)的浮置擴散放大器1通道(ch)輸出是CCD的輸出電路中的主流。另一方面，CMOS圖像傳感器具有每一像素的FD放大器。而且，列并行輸出類型使得選擇像素陣列中的某一行，并從屬于該某一行的像素同時讀出像素信號，因此在列方向上選擇是CMOS圖像傳感器的輸出中的主流。這樣的原因是因為難以在布置在像素內的FD放大器中獲得充足的驅動能力，因此有必要降低數據速率，從而要求并行處理是優勢的。實際上已經提出多種列并行輸出型CMOS圖像傳感器的像素信號讀出(輸出)電路。像素信號讀出(輸出)電路的最先進的形式之一是這樣一種類型的像素信號輸出電路其中每一列包括模擬-數字轉換器(下文中簡稱為“ADC”)，并取出像素信號作為數
字信號。裝配這樣的列并行型A⑶的CMOS圖像傳感器例如公開在W. Yang等人的非專利文獻中(W. Yang et 等，“An integrated 800x600CM0S Image System”，ISSCC Digest of Technical Papers，304頁到305頁，1999年2月)或日本專利公開第2005-2781 號。圖1是示出裝配有列并行ADC的固態圖像拾取元件(CMOS圖像傳感器)的配置的示例的部分電路中的框圖。如圖1所示，固態圖像拾取元件1包括像素部分2、垂直掃描電路3、水平傳輸掃描電路4、及包括ADC組的列處理電路組5。此外，固態圖像拾取元件1包括數字-模擬轉換器(以下簡稱為“DAC” ) 6和放大器電路(S/A)7。像素部分2通過以矩陣布置單元像素21配置，每一個單元像素21包括光電二極管(光電轉換元件)和像素內放大器。每一個構成每列ADC的多個列處理電路51布置在列處理電路組5內多個列中。每一個列處理電路(ADC)51包括比較器51-1。在該情況下，比較器51_1比較經由垂直信號線從每一行線的像素獲取的模擬信號與參考信號RAMP(具有電勢Vslop)，參考信號RAMP作為具有斜坡波形并通過階梯式地改變從DAC 6生成的參考信號獲得的信號 (RAMP)。此外，每一個列處理電路51包括用于計數比較器51-1中的比較時間和保持其中的計數結果的計數器鎖存器(存儲器)51-2。列處理電路51具有η位數字信號轉換功能。而且，布置多個列處理電路51，以便分別對應于垂直信號線(列線)8-1到8-n，因此配置列并行ADC塊。計數器鎖存器(存儲器)51-2的輸出端子例如連接到具有k位寬的水平傳輸線9。并且，放置對應于水平傳輸線9的k放大器電路7。圖2是說明圖1所示固態圖像拾取元件1的運行的時序圖。在每一個列處理電路(ADC)51中，讀取到垂直信號線8的模擬信號(具有電勢 Vsl)與階梯式地改變的參考信號RAMP (具有電勢Vslop)在每列布置的比較器51-1中進行比較。在該時刻，在每一列處理電路(ADC)51中，在計數器鎖存器51-2中執行計數，直到模擬電勢Vsl和參考信號RAMP (具有電勢Vslop)在電平上相互交叉，使得來自比較器51_1 的輸出信號在極性上反轉。而且，將垂直信號線8的(模擬信號的)電勢Vsl轉換(AD轉換)為數字信號。在一個讀操作中執行AD轉換兩次。在AD轉換的第一輪中，單元像素21的復位電平(P相)分別讀取到垂直信號線 8-1到8-n，從而執行AD轉換。像素中的色散包含在復位電平中(P相)。在AD轉換的第二輪，通過光電轉換在單元像素21中獲取的信號分別讀取到垂直信號線8-1到8-n (D相)，從而執行AD轉換。由于像素中的色散也包含在D相中，執行D相電平減P相電平，從而能夠實現相關雙采樣(CDS)。轉換為數字信號的信號分別記錄在計數器寄存器51-2中，并隨后通過水平傳輸線9由水平(列)傳輸掃描電路4按順序讀取到放大器電路7以最終輸出。以上述方式執行列并行輸出處理。目前，日本專利公開第2005-278135號提出了一種技術，用于降低具有這樣的列 ADC配置的CMOS圖像傳感器中的數字處理中的噪聲。采用這樣的技術，如圖1所示，多次連續執行復位電平(P相)的采樣和信號電平 (D相)的采樣，并且對采樣結果進行積分或求平均，因此提高了 S/N比。
發明內容
但是，該技術涉及兩個問題⑴電路規模增加；及(2)讀取時間段增加。關于作為兩個問題之一的電路規模增加，有必要提供電路用于多次采樣P相和D 相，并多次積分和存儲采樣結果。結果，計數器電路和存儲器電路的電路規模必然增大。例如，當對P相和D相的每一個執行η次采樣時，最終積分的數據的量是η倍，因而有必要為計數器將電路的規模以η-1位的系數擴大。關于作為兩個問題中的另一個的讀取時間段的增力卩，用于比較P相和D相的時間段在從一行讀出像素信號所需的時間段(以下稱為“1H時間段”)中是主要的。多次采樣 P相和D相中的每一個導致IH時間段簡單地以采樣的次數為系數增大。例如，當對P相和D相的每一個執行η次采樣時，必需的時間段IH增大η_1倍。為了解決上述問題已經做出了本公開，因此希望提供一種在抑制電路規模的增加和讀取時間段的增加的同時，能夠數字地降低噪聲量的固態圖像拾取元件，以及使用該固態圖像拾取元件的相機系統。為了達到上述希望，根據本公開的實施例提供一種固態圖像拾取元件，其包括像素部分，其中每一個執行光電轉換的多個像素按矩陣布置；及像素信號讀取部分，其具有從像素部分向信號線讀出像素信號并采樣像素的復位電平和信號電平的功能，其中像素信號讀取部分包括對應于像素的列布置將讀出的模擬信號分別轉換為數字信號的多個列處理單元，及每一個列處理單元對像素的復位電平多次執行采樣，并在每一個列處理單元內的數字積分電路中對采樣結果進行積分之后對采樣結果求平均。根據本公開的另一實施例，提供一種相機系統，該系統包括固態圖像拾取元件； 及光學系統，其在固態圖像拾取元件上形成對象的圖像，其中固態圖像拾取元件包括像素部分，其中每一個執行光電轉換的多個像素按矩陣布置；及像素信號讀取部分，其具有從像素部分向信號線讀出像素信號并采樣像素的像素信號的復位電平和信號電平的功能；像素信號讀取部分包括對應于像素的列布置將讀出的模擬信號分別轉換為數字信號的多個列處理單元，及每一個列處理單元對像素的復位電平多次執行采樣，并在每一個列處理單元內的數字積分電路中對采樣結果進行積分之后對采樣結果求平均。如上所述，根據本公開在抑制電路規模的增加和讀取時間段的增加的同時，能夠數字地降低噪聲量。
圖1是示出現有技術中裝配有列并行ADC的固態圖像拾取元件(CMOS圖像傳感器)的配置的示例的部分電路中的框圖；圖2是說明圖1所示固態圖像拾取元件的運行的時序圖；圖3是說明具有列AD配置的CMOS圖像傳感器中的運行的概述的時序圖，其中在數字處理中降低噪聲；圖4是示出根據本公開第一實施例的裝配有列并行ADC的固態圖像拾取元件 (CMOS圖像傳感器)的配置的框圖；圖5是更具體地示出圖4所示裝配有列并行ADC的固態圖像拾取元件(CMOS圖像傳感器)中的ADC組的部分電路中的框圖；圖6是示出在根據本公開第一實施例的CMOS圖像傳感器中的由四個MOS晶體管組成的像素的示例的電路圖；圖7是說明在本公開的第一實施例中的列ADC的第一具體配置中當采樣P相兩次時運行的時序圖；圖8是示出應用于本公開第一實施例的裝配有位移功能的計數器的示例的電路圖；圖9是說明圖8所示計數器的運行的時序圖10是說明在本公開的第一實施例中的列ADC的第二具體配置中當采樣P相兩次時運行的時序圖；及圖11是示出根據本公開第一實施例的固態圖像傳感器應用到的根據本公開第二實施例的相機系統的配置的框圖。
具體實施例方式以下參考附圖詳細描述本公開的實施例。注意下面根據以下順序給出描述(1)固體圖像拾取元件的整體配置(第一實施例)(2)列ADC的基本配置(3)列ADC的第一具體配置(4)列ADC的第二具體配置(5)相機系統的配置(第二實施例)圖4是示出根據本公開第一實施例的裝配有列并行ADC的固態圖像拾取元件 (CMOS圖像傳感器)的配置的框圖。圖5是更具體地示出圖4所示裝配有列并行ADC的固態圖像拾取元件(CMOS圖像傳感器)中的ADC組的部分電路中的框圖。<1.固態圖像拾取元件的整體配置(第一實施例)>如圖4和5所示，固態圖像拾取元件100包括用作圖像捕獲部分的像素部分110、 垂直掃描電路120、水平傳輸掃描電路130及時序控制電路140。此外，固態圖像拾取元件100包括作為用作像素信號讀取電路的ADC組的列處理電路組150和包括數字-模擬轉換器(DAC) 161的DAC和偏置電路160。固態圖像拾取元件100包括放大器電路(S/A) 170和信號處理電路180。在這些組成元件中，像素部分110、垂直掃描電路120、水平傳輸掃描電路130、列處理電路組(ADC組)150、DAC和偏置電路160和放大器電路(S/A) 170分別由模擬電路構成。另一方面，時序控制電路140和信號處理電路180分別由數字電路構成。第一實施例的固態圖像拾取元件100在列處理電路中多次采樣像素的復位電平 (P相)。而且，在采樣之后，在提供在列處理電路內的數字積分電路中對結果進行積分，對得出的積分數據求平均，從而降低了像素和電路的隨機噪聲。在第一實施例中，采樣D相的次數是1。在固態圖像拾取元件100中，關于對復位電平(P相)求平均的時序，在開始采樣像素中的信號電平(D相)之前，對積分的像素的復位電平求平均。數字積分電路由計數器電路構成，并通過對來自計數器電路的輸出值進行位移來對積分的數據求平均根據其控制位移操作的位移控制BTSFT信號輸入到計數器電路。以這樣的方式，固態圖像拾取元件100根據列AD系統僅連續地對復位電平(P相) 執行采樣，并在開始采樣信號電平(D相)之前執行累加與求平均。結果，數字地減小了像素和電路中的P相的噪聲量。
以下將詳細描述列處理電路組150中的列處理電路的具體配置和功能。在像素部分110中，每一個包括光電二極管(光電轉換元件)和像素內放大器的多個單元像素IlOA按m行Xn列的矩陣二維地布置。[單元像素的配置示例]圖6是示出在根據本公開第一實施例的CMOS圖像傳感器中的由四個MOS晶體管組成的單元像素的配置示例的電路圖。例如，單元像素IlOA包括用作光電轉換元件的光電二極管111。單元像素IlOA包括作為有源元件用于一個光電二極管111的四個MOS晶體管用作傳輸元件的傳輸MOS (金屬氧化物半導體)晶體管112 ；用作復位元件的復位MOS晶體管 113 ；放大MOS晶體管114 ；及選擇MOS晶體管115。光電二極管111將入射的光光電轉換為電荷(在該情況下為電子)，電荷的量對應于入射的光的量。傳輸MOS晶體管112連接在光電二極管111和用作輸出節點的浮置擴散FD之間。驅動信號TG通過傳輸控制線LTx施加到傳輸MOS晶體管112的柵極端在(傳輸柵極端子)，由此傳輸MOS晶體管112將通過作為光電轉換元件的光電二極管111中光電轉換生成的電子傳輸到浮置擴散FD。 復位MOS晶體管113連接在電源線LVDD和浮置擴散FD之間。復位信號RST通過復位控制線LRST施加到復位MOS晶體管113的柵極端子，由此復位MOS晶體管113以電源線LVDD的電勢復位浮置擴散FD處的電勢。放大MOS的晶體管114的柵極端子連接到浮置擴散FD。放大MOS晶體管114通過選擇MOS晶體管115連接到垂直信號線115，因此與提供在像素部分110外的恒流源共同構成源極跟隨器。而且，控制信號(地址信號或選擇信號)SEL通過選擇控制線LSEL施加到選擇MOS 晶體管115的柵極端子，從而導通選擇MOS晶體管115。當選擇MOS晶體管115導通時，放大MOS晶體管114放大浮置擴散FD處的電勢， 并輸出對應于該電位的電壓，因此放大至垂直信號線116。通過各自的垂直信號線116從單元像素IlOA輸出的電壓輸出到用作像素信號讀取電路的列處理電路組150。例如，這些操作同時并行地對一行的像素執行，因為傳輸MOS晶體管112、復位MOS 晶體管113和選擇MOS晶體管115的柵極端子在各行中相互連接。分布在像素部分110中的復位控制線LRST、傳輸控制線LTx和選擇控制線LSEL作為各行中的一組布線。復位控制線LRST、傳輸控制線LTx和選擇控制線LSEL全部由用作像素驅動部分的垂直掃描電路120驅動。在固態圖像拾取元件100中布置時序控制電路140、垂直掃描電路120和水平傳輸掃描電路130。在該情況下，時序控制電路140用作用于從像素部分110按順序地連續讀出信號的控制電路，并且生成內部時鐘。垂直掃描電路120控制行地址和行掃描。并且，水平傳輸掃描電路130控制列地址和列掃描。時序控制電路140生成像素部分110、垂直掃描電路120、水平傳輸掃描電路130、 列處理電路組150、DAC和偏置電路160、及信號處理電路180中的信號處理必需的時序信號。時序控制電路140包括用于控制DAC和偏置電路160中的DAC 161的參考信號 RAMP (具有電勢Vslop)的生成的DAC控制部分141。此夕卜，時序控制電路140生成時鐘CLK，其成為用于布置在列處理電路組150內的各個列處理電路(列處理單元)151中的計數器的同步信號。在像素部分110中，通過使用線快門的光子累積和釋放，每一個像素行光電轉換對應于圖像或畫面圖像的光。因此，將模擬信號VSL分別輸出到列處理電路組150的列處理電路(列處理單元)151。在列處理電路組(ADC組)150中，ADC塊(列部分)使來自像素部分110的模擬輸出信號經歷APGS自適應積分型ADC和使用從DAC 161發送的參考信號(斜坡信號)RAMP 的數字CDS，并分別輸出每一個具有若干位的數字信號。<2.列ADC的基本配置>每一個用作ADC塊的列處理電路(ADC) 151布置在第一實施例的固態圖像拾取元件100中的列處理電路組150內的多個列中。也就是說，列處理電路組150具有k位數字信號轉換功能。并且，布置列處理電路組150中的列處理電路(ADC) 151，以便分別對應于垂直信號線(列線)116-1到116_n，從而配置列并行ADC塊。每一個ADC 151包括比較器152。在這種情況下，比較器152比較通過垂直信號線 116-1到116-n中的對應一條信號線從屬于行線的單元像素IlOA獲取的模擬信號VSL與具有斜坡波形的參考信號RAMP (具有電勢Vslop)，從DAC 161生成的參考信號以階梯模式改變為參考信號RAMP。此外，每一個ADC 151包括用于計數比較時間和在其中保持計數結果的計數器鎖存器153。計數器鎖存器153包括計數器巧4和鎖存器155。將計數器鎖存器153的輸出端子連接到例如具有k位寬度的水平傳輸線LTRF。并且，布置對應于水平傳輸線LTRF的k放大器電路170和信號處理電路180。在ADC(列處理電路)組150中，分別讀取到垂直信號線116_1到116_n的模擬信號電勢VSL的每一個與具有線性地改變以便具有某一斜率的斜坡波形的參考信號 Vslop (斜坡信號RAMP)在比較器152中進行比較，布置比較器152以便分別對應于各列。在這一時刻，布置以便分別對應于各列的計數器鎖存器153類似于比較器152的情況操作。在每一個ADC 151中，改變具有斜坡波形的參考信號RAMP (具有電勢Vslop)和計數值，同時它們顯示一對一的對應，從而將垂直信號線116的(模擬信號的)電勢VSL轉換為數字信號。ADC 151將參考信號RAMP (具有電勢Vslop)的電壓變化轉換為時間上的變化。因此，ADC 151通過計數與特定時段(時鐘)有關的時間將垂直信號線116的(模擬信號的) V電勢VSL轉換為數字值。當模擬信號VSL和參考信號RAMP (具有電位Vslop)在電平上相互交叉時，來自比較器152的輸出信號的極性反轉。結果，停止將時鐘輸入到計數器鎖存器153，或者將已經停止輸入到計數器鎖存器153的時鐘輸入到計數器鎖存器153，從而完成AD轉換。
將來自比較器152的輸出信號作為計數器停止信號CNTST0P輸出到計數器鎖存器 153。將計數器停止信號CNTST0P例如保持在高電平，直到模擬信號VSL和參考信號 RAMP (具有電位Vslop)在電平上相互交叉，并且當模擬信號VSL和參考信號RAMP (具有電位Vslop)在電平上相互交叉時，計數器停止信號CNTST0P從高電平反轉到低電平。在完成上述AD轉換時間段后，將已經保持在計數器鎖存器153中的數據通過水平傳輸掃描電路130傳輸到水平傳輸線LTRF，并隨后通過放大器電路170輸入到信號處理電路180，從而通過預定的信號處理生成二維圖像。在水平傳輸掃描電路130中，同時和并行地傳輸用于若干通道的數據以確保傳輸速度。時序控制電路140生成如像素部分110和列處理電路組150的塊中的信號處理的所需的時序。在時序控制電路140的后級中的信號處理電路180執行針對讀出信號中的垂直線缺陷和點缺陷的校正，以及針對該信號的箝位處理。并且，信號處理電路180執行預定塊的數字信號處理，如并-串轉換、壓縮、編碼、增加、求平均和斷續操作。在第一實施例的固態圖像拾取元件100中，作為到LSP (圖像信號處理器)或基帶 LSI (大規模集成電路)的輸入信號傳輸來自信號處理電路180的數字輸出信號。注意，暫時采樣由如光電二極管的光電轉換元件生成的信號電荷和試圖通過布置在光電轉換元件附近的MOS開關在CMOS開關的后級布置的電容器中轉換為光信號，以及從電容器讀出光信號是在CMOS圖像傳感器中用于讀出像素信號的操作的公知技術。在采樣電路中，通常在采樣電容值中包含具有逆相關的噪聲。在像素中，在采樣處理中不產生噪聲，因為當信號電荷轉移到采樣電容器時，通過利用電勢梯度將信號電荷完美地轉移到采樣電容。但是，當以特定參考值復位后級中的電容器的電壓電平時，在采樣電容值中包含噪聲。采用相關雙采樣(CDS)作為用于消除噪聲的技術。CDS是一種技術，利用該技術存儲正好在讀出信號電荷一次之前的一個狀態(復位電平)，隨后讀出采樣后的信號電平，并且獲得復位電平與信號電平之間的差別，由此消除了噪聲。在第一實施例中，在列處理電路151中多次對單元像素IlOA中的復位電平(P相) 執行采樣。并且，在提供在列處理電路151中的數字積分電路中對采樣結果進行積分，并隨后求平均，從而降低了在像素和電路中生成的噪聲。在第一實施例中，對D相采樣的次數是 1。DAC 161生成具有斜坡波形的參考信號(斜坡信號)RAMP，斜坡波形線性改變從以便有受DAC控制部分141控制的特定斜率，并且向列處理電路組(列ADC組)150提供這樣生成的參考信號RAMP。DAC 161在DAC控制部分141的控制下例如多次(在該情況下是兩次)生成用于 P相時間段的具有向下斜率的參考信號RAMP，并且輸出具有向下斜率的參考信號RAMP。或者，在DAC控制部分141的控制下，第一次DAC 161例如生成用于P相時間段的具有向下斜率的參考信號RAMP并輸出具有向下斜率的參考信號RAMP，并且第二次連續輸出具有向上斜率的參考信號RAMP，而不執行復位。<3.列處理電路(列ADC )的第一具體配置>接下來，將給出相對于列處理電路ADC 151的第一具體配置的描述。在第一實施例中的列處理電路ADC 151僅對復位電平(P相)連續執行采樣，并且在對信號電平(D相)的采樣開始之前對采樣結果進行累加與求平均，因此數字地降低了在 P相內的像素和電路中的噪聲量。計數器鎖存器153的計數器電路由計數器154構成。在該情況下，計數器154與 DAC 161的操作同步地執行計數操作，并根據來自比較器152的輸出結果S152(參考圖7) 停止計數操作。第一實施例的特征是位移控制信號BTSFT輸出到計數器電路，且計數器電路具有可以根據位移控制信號BTSFT對計數結果進行位移的電路配置。圖7是示出在第一實施例中的列處理電路ADC 151的第一具體配置中當采樣復位電平(P相)兩次時運行的時序圖；首先，連續讀出復位電平(P相)兩次，并在計數器154中以負計數的方式對復位電平進行積分以將其保持在計數器中。其后，采樣復位電平(P相)兩次的結果在計數器154中積分，并隨后通過對來自計數器154的輸出移動1位以進行求平均。在該時間點，數據的量變得與復位電平(P相)采樣一次的情況相當，噪聲量變得比復位電平(P相)采樣一次的情況少1/^2倍，因為對噪聲量進行了求平均。因此，由于P 相采樣的噪聲降低，且S/N比提高。其后，信號電平(D相)只讀出一次，并經過向上計數累加，由此相同的復位和像素信號數據經歷CDS，并隨后輸出到后級中的電路。在只采樣每一復位電平(P相)和信號電平(D相)一次的正常操作的情況下，由于⑶S極大地劣化了噪聲特性。這樣的原因是因為不能消除在頻率比CDS高的頻帶中的噪聲，而P相的噪聲和D 相的噪聲相互累加。另一方面，當如同第一實施例采樣復位電平(P相)兩次時，P相的噪聲以系數λΓ2 減小。因此，即使當P相的噪聲累加到D相的噪聲時，累加的結果與正常操作相的情況相比仍然減小。例如，在光完全不會入射在CMOS圖像傳感器上的黑暗狀態下，P相的噪聲量等于D 相的噪聲量。當使Vn uVrms為噪聲量時，由Vn表示的噪聲量總體上變為P相的Vn 和D相的Vn簡單地相互累加。另一方面，當如同第一實施例采樣P相兩次時，P相的噪聲以系數^ 2/Vn減少。因此，當P相的噪聲累加到D相的Vn時，累加的結果表示為λΓ(3/2)* Vn。因而，累加的結果相對于正常操作的情況減少了約15%。第一實施例相對于上述日本專利公開第2006-222782號中描述的噪聲降低技術有兩個優點⑴在電路規模上沒有增加；及⑵IH時間段沒有大量增加。關于電路規模，在上述現有技術的情況下，因為通過多次采樣D相獲得的數據保持在計數器和存儲器中，所以增加了計數器和存儲器的電路規模。
另一方面，在第一實施例的情況下，電路的規模僅由于通過多次采樣P相獲取的非常少量的數據而增加。此外，由于P相經過負計數，而D相經過正計數，所以多次采樣P 相的數據可以由適于保持采樣D相一次的數據的電路規模處理，從而沒有必要增大電路規模。關于IH時間段的增大，在上述現有技術的情況下，由于多次采樣P相和D相的每一個，所以IH時間段增加了采樣次數的時間段。另一方面， 在第一實施例的情況下，只多次采樣占用IH時間段的比率小的P相。由于這一原因，IH時間段的增加小于上述現有技術中的增加。例如，在一般列ADC系統的情況下，采樣P相和D相必需的時間段占用IH時間段的較大部分。因此，當如同上述現有技術采樣P通道和D通道的每一個兩次時，IH時間段以系數2增加。另一方面，當如同第一實施例只采樣P相一次時，由于P相與D相的采樣時間段的比率是1 8(例如，P相9位，D相12位)，所以IH時間段只增加了約10%。[裝配有位移功能的計數器電路的示例]在此，示出了裝配有位移功能的計數器電路的示例，其可以應用于本公開的第一實施例。圖8是示出可以應用于本公開第一實施例的裝配有位移功能的計數器電路的示例的電路圖。圖9是說明圖8所示計數器的運行的時序圖。參考圖8，計數器由附圖標號200指定。圖8所示的計數器200包括2輸入與門(AND) 201、延時電路202、選擇器203到 208、D 型觸發器(FF) 209 到 211。在時序控制電路140中生成的時鐘CLK提供到2輸入與門201的一個輸入端。并且，保持在低電平的有效計數器停止信號CNTST0P提供到2輸入與門201的另一輸入端。延時電路202將位移控制信號BTSFT延遲預定的時間，并輸出如此延遲的位移控制信號BTSFT作為位移時鐘BSCLK。位移時鐘BSCLK并行提供到選擇器203到208的輸入端B。選擇器203到208選擇到其輸入端A的信號并當位移控制信號BTSFT保持在低電平時輸出該信號，以及選擇到其輸入端B的信號并當位移控制信號BTSFT保持在高電平時輸出該信號。因此，當選擇器203、205和207的每一個接收處于高電平的位移控制信號BTSFT 時，選擇器203、205和207的每一個輸出位移時鐘BSCLK，通過將提供給選擇器輸入端B側的位移控制信號BTSFT延遲預定時間獲得位移時鐘BSCLK。當計數器停止信號CNTST0P處于無效狀態且保持在高電平時，將作為來自與門 201的輸出信號的時鐘CLK提供給選擇器203的輸入端A。將時鐘CLK或在選擇器203中選擇的位移時鐘BSCLK提供給FF 209的時鐘端CK。從在第一級的FF 209向選擇器204的輸出端A提供負相輸出信號/QO (符號“/” 代表負相)，從在第二級的FF 210向選擇器204的輸出端B提供正相輸出信號Ql。將由選擇器204選擇的來自FF 209負相輸出信號/QO或者來自第二級中的FF210的正相輸出信號Ql提供給FF 209的數據輸入端D。來自前級中的FF 209的負相輸出信號/QO提供給選擇器205的輸入端A。將由選擇器205選擇的來自FF 209的負相輸出信號/QO或位移時鐘BSCLK提供給FF 210的時鐘端CK。 從FF 210向選擇器206的輸入端A提供負相輸出信號/Q1，并且從在第三級的FF 211向選擇器206的輸入端B提供正相輸出信號Q2。將由選擇器206選擇的來自FF 210的負相輸出信號/Ql或來自在第三級中的FF 211的負相輸出信號Q2提供給FF 210的數據輸入端D。從在前級的FF 210向選擇器207的輸出端A提供負相輸出信號/Q1。將由選擇器 207選擇的來自FF 210的負相輸出信號/Ql或位移控制信號BSCLK提供給FF 211的時鐘端CK。從FF 211向選擇器208的輸入端A提供負相輸出信號/Q2，并且將選擇器208的輸入端B連接到接地電勢GND。將由選擇器208選擇的來自FF 211的負相輸出信號/Q2或保持在作為接地電勢的低電平的信號提供給FF 211的數據輸入端D。按照這樣的方式，在計數器200中，對于位移控制信號BTSFT保持在低電平的時間段，選擇器203、205和207每一個選擇時鐘CLK，并在選擇器203、205和207的后級中分別選擇FF 209, FF 210和FF 211的負相輸出信號/Q0、/Ql和/Q2。在該情況下，FF 209,FF 210和FF 211在它們的級中與時鐘CLK同步地分別鎖存負相輸出信號/Q0、/Ql和/Q2。另一方面，對于位移控制信號BTSFT保持在高電平的時間段，選擇器203、205和 207每一個選擇位移時鐘BSCLK，并在其后級中分別選擇FF 209、FF 210和FF 211的負相輸出信號/Q0、/Q1和/Q2。在該情況下，FF 209和FF 210在它們的級中與時鐘CLK同步地分別鎖存負相輸出信號Ql和Q2。并且，FF 211鎖存保持在低電平的信號。以這樣的方式，只執行對復位電平(P相)采樣，且在開始采樣信號電平(D相)之前對采樣結果求平均。<4.列ADC的第二具體配置〉接下來，將給出關于列ADC 150的第二具體配置的描述。圖10是說明在第一實施例中的列ADC的第二具體配置中當采樣P相兩次時運行的時序圖。第一實施例的特征在于只采樣P相兩次。因此，有必要每采樣P相一次按P相的幅度使參考信號(斜坡波)RAMP傾斜一次。由于這一原因，在上述第一具體配置中，有必要在執行對P相的第二輪采樣之前使斜坡波RAMP返回到復位電平。在第二具體配置中，為了減少使斜坡波RAMP返回到復位電平所必需的時間段，斜坡波的第一輪RAMPl照常是向下傾斜，而斜坡波的第二輪RAMP2是向上傾斜，而不執行復位。在第二具體配置中，可以減小DAC 161輸出斜坡波RAMP的穩定時間段，并相比第一具體配置進一步抑制IH時間段的增加。
如已經進行的描述，根據本公開的第一實施例，能夠獲得以下效果 (1)可以減少像素和電路中的噪聲；(2)可以抑制電路規模的增加；及(3)與現有技術相比IH時間段的增加量小。如上所述，根據第一實施例，在抑制電路規模的增加和讀取時間段的增加的同時， 可以數字地減少噪聲量。具有這樣的效果的固態圖像拾取元件可以用作數字相機或攝像機的圖像拾取器件。<5.相機系統的配置(第二實施例)>圖11是示出根據本公開第一實施例的固態圖像拾取元件應用到的根據本公開第二實施例的相機系統的配置的框圖。如圖11所示，相機系統300包括第一實施例的固態圖像拾取元件100可應用于的圖像拾取裝置310。此外，相機系統300包括例如用于將入射光引導到圖像拾取器件310的像素區域的光學系統(用于形成被攝體的圖像)，例如用于形成對應于在圖像區域的入射光(圖像光)的圖像的透鏡320。并且，相機系統300包括驅動電路(DRV) 330和信號處理電路(PRC) 340。在該情況下，驅動電路330驅動圖像拾取器件310。此外，信號處理電路340處理來自圖像拾取器件 310的輸出信號。驅動電路330包括用于生成各種時序信號的時序發生器(未示出)，時序信號包括根據其驅動圖像拾取器件310中的電路的啟動脈沖和時鐘脈沖。從而，驅動電路330根據預定的時序信號驅動圖像拾取器件310。此外，信號處理電路340對來自圖像拾取器件310的輸出信號執行預定的信號處理。通過信號處理電路340中的預定處理獲得的圖像信號記錄在如存儲器的記錄介質中。通過使用打印機等硬拷貝記錄在記錄介質中的圖像信息。此外，通過信號處理電路 340中的處理獲得的圖像信號以運動圖像的形式顯示在由液晶顯示設備等構成的監視器上。如上所述，諸如數字靜態相機的圖像拾取裝置裝配有以上描述為圖像拾取器件 310的固態圖像拾取元件100，因此能夠實現使施加在其上噪聲影響較小的高精度相機。本公開包含的主題涉及2010年6月15日向日本專利局提交的日本優先權專利申請JP 2010-136254中公開的主題，其全部內容通過引用結合在此。本領域的技術人員應當理解依據設計要求和其他因素，可以做出多種修改、組合、 子組合和變化，只要其落入權利要求或其等價體的范圍內。
權利要求
1.一種固態圖像拾取元件，包括像素部分，其中每一個執行光電轉換的多個像素按矩陣布置；及像素信號讀取部分，其具有從所述像素部分向信號線讀出像素信號并采樣所述像素的復位電平和信號電平的功能，其中，所述像素信號讀取部分包括對應于所述像素的列布置將讀出的模擬信號分別轉換為數字信號的列處理單元，及所述列處理單元的每一個對像素的復位電平多次執行采樣，并在所述列處理單元的每一個內的數字積分電路中對采樣結果進行積分之后對采樣結果求平均。
2.如權利要求1的固態圖像拾取元件，其中所述列處理單元的每一個對所述像素的對應像素的復位電平求平均，在采樣所述像素的對應像素的信號電平開始之前對復位電平進行積分。
3.如權利要求1的固態圖像拾取元件，其中所述數字積分電路由計數器構成，并通過對來自所述計數器的輸出值進行位移來對積分的數據求平均。
4.如權利要求3的固態圖像拾取元件，其中當有效地提供用于控制位移操作的位移控制信號時，所述計數器執行位移。
5.如權利要求1的固態圖像拾取元件，其中所述列處理單元的每一個包括比較器，其比較從所述像素的對應像素讀出的模擬信號與具有電壓值隨時間改變的斜坡波形的參考信號；及計數器鎖存器，根據來自所述比較器的輸出控制計數器鎖存器的操作，其適于計數所述比較器的比較時間，并且當來自所述比較器的輸出在極性上反相時，停止其計數操作，從而保持計數值。
6.如權利要求5的固態圖像拾取元件，其中在對圖像的復位電平的采樣時間段中，將具有電壓值以相同的向下斜率或向上斜率的方式隨時間改變的斜坡波形的參考信號多次提供給所述比較器。
7.如權利要求5的固態圖像拾取元件，其中對于圖像的復位電平的采樣時間段，第一參考信號具有電壓值以向下斜率或向上斜率的方式隨時間改變的斜坡波形，且第二參考信號的電壓值以向下斜率或向上斜率的方式隨時間連續改變從而跟蹤第一參考信號。
8.一種相機系統，包括 固態圖像拾取元件；及光學系統，其在所述固態圖像拾取元件上形成被攝體的圖像，其中所述固態圖像拾取元件包括像素部分，其中每一個執行光電轉換的多個像素按矩陣布置，及像素信號讀取部分，其具有從所述像素部分向信號線讀出像素信號并采樣所述像素的像素信號的復位電平和信號電平的功能， 所述像素信號讀取部分包括列處理單元，其對應于所述像素的列布置將讀出的模擬信號分別轉換為數字信號，及所述列處理單元的每一個對像素的復位電平多次執行采樣，并在所述列處理單元的每一個內的數字積分電路中對采樣結果進行積分之后對采樣結果求平均。
全文摘要
本發明提供一種固態圖像拾取元件，其包括像素部分，其中每一個執行光電轉換的多個像素按矩陣布置；及像素信號讀取部分，其具有從像素部分向信號線讀出像素信號并采樣像素的復位電平和信號電平的功能，其中像素信號讀取部分包括對應于像素的列布置將讀出的模擬信號分別轉換為數字信號的列處理單元，及每一個列處理單元對像素的復位電平多次執行采樣，并在每一個列處理單元內的數字積分電路中對采樣結果進行積分之后對采樣結果求平均。
文檔編號H04N5/357GK102291543SQ20111016027
公開日2011年12月21日 申請日期2011年6月15日 優先權日2010年6月15日
發明者近藤弘康 申請人:索尼公司