專利名稱：一種應用于vlbi硬件相關處理機的全硬件網絡接口的制作方法
技術領域：
本發明涉及一種應用于VLBI (Very Long Baseline Interferometry,甚長基線干涉測量技術)硬件相關處理機的全硬件網絡接口。
背景技術：
硬件相關處理機作為VLBI數據處理的核心設備被廣泛應用在射電天文觀測，精密衛星定軌道等場合，它通過網絡接口從外部數據回放設備接收數據，然后由相關處理部分進行相關運算，得到VLBI觀測數據的時延。上海天文臺現有的硬件相關處理機已經使用多年，工作時經常出現死機的情況，且硬件處理機的數據回放部分和中心控制計算機間的接口為RS232串口，數據傳輸速率較 低，人機交互不方便。而且，由于現有的相關處理機的每塊PCB (Printed Circuit Board,印刷電路板)只有一片小容量的FPGA(Field -Programmable Gate Array,現場可編程門陣列)芯片(型號為XILINX公司的VIRTEX-4FX12)，因此對其進行升級，不僅不經濟，而且性能也不能得到很大的提高。鑒于上述原因，目前上海天文臺VLBI實驗室正在開發下一代硬件相關處理機，正在開發的處理機所采用的PCB芯片連接原理圖如圖I所示，此款PCB帶有五片高性能FPGA芯片，分別為四片串聯的型號為VIRTEX-4LX160的第一 FPGA芯片I’和一片同時與四片第一 FPGA芯片I’連接的型號為VIRTEX-4FX60的第二 FPGA芯片2’，其中，第一 FPGA芯片I’含有大量CLB (可編程邏輯資源)，適合實現硬件處理機中的信號處理算法；第二 FPGA芯片2’則含有嵌入式處理器PowerPC和其他硬核資源，適合構建嵌入式系統以完成各種控制功倉泛。但是上述PCB與現有的相關處理機所用的PCB相比，存在沒有大容量FLASH，不能存儲大量外部數據的缺點。現有的硬件相關處理機所采用的FPGA芯片內部也含有嵌入式處理器PowerPC，且具有大容量FLASH，可以存儲大量數據，其網絡接口的實現是通過在PowerPC上移植嵌入式Linux操作系統，然后基于Linux的標準TCP/IP協議棧用C語言編寫應用層網絡程序，在MTU (Maximum Transmission Unit,最大傳輸單元)為8000時,此網絡部分速率大約為200Mbps。而正在開發的硬件相關處理機，由于沒有大容量FLASH，不能在其嵌入式處理器上移植嵌入式Linux，所以要實現網絡接口必須要采用別的方法。
發明內容
為了解決上述現有技術存在的問題，本發明旨在提供一種應用于VLBI硬件相關處理機的全硬件網絡接口，以實現硬件相關處理機的數據傳輸功能。本發明所述的一種應用于VLBI硬件相關處理機的全硬件網絡接口，用于實現所述硬件相關處理機從外部的數據回放設備，即客戶端接收數據，該網絡接口包括降序排列的頂層模塊、以太網協議層、IP協議層和傳輸層，所述頂層模塊包括一第一 FIF0(FirstInput First Output,先進先出隊列)、一第二 FIFO、一與該第一 FIFO、第二 FIFO連接的協議封裝模塊以及依次與該協議封裝模塊連接的一 LLFIFO(帶有L0CALLINK接口標準的FIFO)、一 TEMAC模塊和一物理層芯片，其中，所述TEMAC模塊通過所述物理層芯片與所述客戶端進行數據交互；所述LLFIFO與所述TEMAC模塊進行數據交互；所述協議封裝模塊對所述LLFIFO中的數據進行讀/寫操作，并分別通過所述第一FIFO和第二 FIFO與所述硬件相關處理機的相關處理單元進行數據交互。在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，當所述TEMAC模塊從所述物理層芯片接收數據后，判斷數據巾貞的CRC(Cyclic Redundancy Check,循環冗余校驗碼)校驗和計算是否正確，若正確則把該數據幀傳送至所述LLFIF0，否則根據外部配置，選擇丟棄所述數據幀或把該數據幀傳送至所述LLFIF0。
在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，當所述協議封裝模塊從所述LLFIFO中讀取以太網格式的數據幀后，將該數據幀按序剝去以太網幀頭、IP幀頭和UDP(User Datagram Protocol,用戶數據包協議)巾貞頭,提取原始的應用層數據，并把該應用層數據通過所述第二 FIFO發送至所述硬件相關處理機的相關處理單元。在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，所述傳輸層為應答方式的m)P協議。在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，所述TEMAC模塊包括一與所述LLFIFO連接的客戶端接口、一與所述物理層芯片連接的GMII/MII (GigabitMedium Independent Interface,千兆介質獨立接口/Medium Independent Interface,介質獨立接口)模塊、一連接在所述客戶端接口的發送接口與所述GMII/MII模塊的接收接口之間的傳輸引擎、一連接在所述GMII/MII模塊的發送接口與所述客戶端接口的接收接口之間的接收引擎、一分別與所述傳輸引擎和接收引擎連接的流量控制模塊、一與所述接收引擎連接的地址過濾模塊以及一管理接口，且該管理接口包括一配置模塊和一 MDIO (管理數據輸入輸出)接口，其中所述傳輸引擎從所述客戶端接口接收數據后，將該數據轉換為GMII格式，并在加入以太網的前導碼和幀校驗和后，輸送至所述GMII/MII模塊；所述接收引擎從所述GMII/MII模塊接收收據后，檢查數據幀是否符合標準的以太網協議，在去除填充數據和以太網的前導碼后，向所述客戶端接口提交數據，并提供一個錯誤幀或正確幀的指示器；所述流量控制模塊根據所述傳輸引擎提供的發送數據包的數量的統計信息以及所述接收引擎提供的接收到的數據包的數量的統計信息，配置MAC (Medium/Media AccessControl，介質訪問控制層)并控制所述傳輸引擎發送一個具有可變暫停時間的暫停幀；所述地址過濾模塊用于設置若干個MAC地址為特定的源地址，當所述接收引擎接收的數據幀的源MAC地址與所述特定的源地址均不相同時，則控制所述接收引擎阻止該數據幀進入所述客戶端接口；所述GMII/MII模塊用于將接收到的數據格式轉化為MII格式或GMII格式后輸出；所述管理接口一方面通過所述配置模塊配置和監測MAC，另一方面用于訪問所述MDIO接口，且該MDIO接口用于監測和配置所述物理層芯片。
在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，當所述GMII/MII模塊從所述傳輸引擎接收數據時，若數據的速度低于lGbps，則將數據格式轉化為MII格式，并發送至所述物理層芯片；當所述GMII/MII模塊從所述物理層芯片接收數據時，則將數據格式轉化為GMII格式，并發送至所述接收引擎。在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，當所述傳輸引擎接收的數據幀在加入以太網的前導碼和幀校驗和后少于64字節時，則對該數據幀加入填充數據。在上述的應用于VLBI硬件相關處理機的全硬件網絡接口中，所述客戶端接口接收和發送的數據位寬均為8bit。由于采用了上述的技術解決方案，本發明具有以下優點I、應用范圍廣泛；由于本發明作為一個硬件IP core(核)比較獨立，且占 用的FPGA邏輯資源很少，經測試，LUT(Look-Up-Table，顯示查詢表)只占用了 4%，RAM (RAM-random access memory,隨機存儲器)只用了 I %，所以本發明不僅僅局限在應用于硬件相關處理機中，也可以作為一個硬件IP core應用于其他基于FPGA的設備中，作為這些設備的網絡接口。2、由于本發明不是采用嵌入式軟件，而是用FPGA硬件實現的，因此本發明與硬件相關處理機的相關處理單元(即信號處理部分)數據交互更加直接且接口簡單，本發明與應用層部分的接口采用的是標準的FIFO，FIFO的操作是非常方便而簡單的，應用層只需操作FIFO即可，不必關心網絡接口的實現方式。3、本發明是用FPGA全硬件實現的，因此，不需要嵌入式CPU、外部大容量存儲器、DMA (Direct Memory Access,直接內存存取)以及各種總線,從而簡化了硬件相關處理機系統的復雜度，節約了其成本，節省了硬件相關處理機中PCB的面積。4、由于本發明與應用層數據交互直接，數據緩存直接開在PCB的FPGA芯片上，不使用外部存儲器作為緩存，所以數據速率非常高；在組^為1500時，如果傳輸層采用標準的UDP協議，S卩服務器(此處指本發明的網絡接口)無應答信號，則數據速率可達到980Mbps ；如果采用有應答方式的Μ)Ρ協議，則最高速率可以達到430Mbps，雖然比無應答時慢，但仍遠遠超過用嵌入式方式實現的網絡系統(用嵌入式CPU構造的網絡系統，網絡速率一般低于300Mbps ;原有的硬件處理機網絡速率最高只有200Mbps)。5、為了提高數據傳輸的可靠性，對本發明中的傳輸層進行了改進，即采用了應答方式的UDP協議，即當服務器(在此處指本發明的網絡接口)收到客戶端的一個UDP數據包后會回復一個ACK(ACKnowledge Character，確認字符)應答信號，當客戶端收到ACK應答信號后再傳送下一個UDP數據包；這種方式即避免了 TCP協議的復雜性，又克服了 UDP協議傳輸數據的不可靠性。
圖I是正在開發的硬件相關處理機中PCB的結構示意圖；圖2是本發明一種應用于VLBI硬件相關處理機的全硬件網絡接口的硬件框圖；圖3是本發明一種應用于VLBI硬件相關處理機的全硬件網絡接口中LLFIFO的L0CALLINK接口數據傳輸時序圖4是本發明一種應用于VLBI硬件相關處理機的全硬件網絡接口中TEMAC模塊的內部結構示意圖；圖5是本發明一種應用于VLBI硬件相關處理機的全硬件網絡接口在接收數據時的流程圖。
具體實施例方式下面結合附圖，對本發明的具體實施例進行詳細說明。本發明的總體實施思路如下本發明的實質是采用FPGA芯片(型號為XILINX公司的VIRTEX-4FX60)，通過在其內部編寫VHDL程序(VHDL程序和軟件程序不同，它用于描述硬件電路，最終生成的是硬件結構)，用硬件的方式實現網絡接口功能。完整的網絡系統包括客戶端和服務器兩部分；客戶端用于發送數據，服務器用于 接收數據。由于硬件相關處理機用于從外部數據回放設備接收數據，因此在本實施例中，硬件相關處理機是服務器，數據回放設備是客戶端。本發明的具體結構包括降序排列的全硬件的頂層模塊10、以太網協議層(圖中未示)、IP協議層(圖中未示)和傳輸層(圖中未示)，且傳輸層采用的是應答方式的UDP協議。如圖2所示，頂層模塊10包括第一 FIFO I、第二 FIFO 2、與該第一 FIFO I、第二FIFO 2連接的協議封裝模塊3以及依次與該協議封裝模塊3連接的LLFIFO 4,TEMAC模塊5和物理層芯片6。具體來說TEMAC模塊5通過物理層芯片6與外部的客戶端(圖中未示)進行數據交互。
LLFIFO 4與TEMAC模塊5進行數據交互；以TEMAC模塊5從物理層芯片6接收數據為例，當TEMAC模塊5從物理層芯片6接收數據后，判斷數據幀的CRC校驗和計算是否正確，若正確則把該數據幀傳送至LLFIFO 4，否則根據外部配置，選擇丟棄數據幀或繼續把該數據幀傳送至LLFIFO 4。協議封裝模塊3對LLFIFO 4中的數據進行讀/寫操作，并分別通過第一 FIFO I和第二 FIFO 2與硬件相關處理機的相關處理單元(圖中未示)進行數據交互；以協議封裝模塊3對LLFIFO 4中的數據進行讀操作為例，當協議封裝模塊3從LLFIFO 4中讀取以太網格式的數據幀后，將該數據幀按序剝去以太網幀頭、IP幀頭和UDP幀頭，提取原始的應用層數據，并把該應用層數據通過第二 FIFO 2發送至硬件相關處理機的相關處理單元去處理。本實施例中，LLFIFO 4的L0CALLINK接口標準傳輸數據的時序圖如圖3所示，圖中只畫出了傳輸8個數據的樣圖。圖中，clock為時鐘信號，data[7:0]為要傳輸的數據，sof_n為每巾貞數據的起始標志，eof_n為每巾貞數據的結束標志，src_rdy_n為源端是否準備就緒的標志，dst_rdy_n為目的端是否準備就緒的標志。在傳輸第一個數據時，sof_n信號電平拉低一個時鐘時間，此后的傳輸過程中sof_rWf號恢復高電平，在傳輸最后一個數據時,enf_n信號電平拉低一個時鐘時間,在整個傳輸過程中src_rdy_n信號和dst_rdy_n信號一直處于低電平。本實施例中，TEMAC模塊5的內部結構如圖4所示，下面對TEMAC模塊5內部各模塊進行介紹。TEMAC模塊5包括與LLFIFO 4連接的客戶端接口 51、與物理層芯片6連接的GMII/MII模塊52、連接在客戶端接口 51的發送接口與GMII/MII模塊52的接收接口之間的傳輸引擎53、連接在GMII/MII模塊52的發送接口與客戶端接口 51的接收接口之間的接收引擎54、分別與傳輸引擎53和接收引擎54連接的流量控制模塊55、與接收引擎54連接的地址過濾模塊56以及管理接口 57，且該管理接口 57包括配置模塊571和MDIO接口 572。具體來說客戶端接口 51對于上層應用是非常靈活的，即適合于類似交換機功能的存儲轉發也適合于網絡層及更高層次的處理；客戶端接口 51接收和發送的數據位寬均為8bit，且數據的接收和發送分別與時鐘信號txgmiimiiclk和rxgmiimiiclk同步。傳輸引擎53從客戶端接口 51接收數據后，將該數據轉換為GMII格式，并在加入以太網的前導碼和幀校驗和后(若傳輸引擎53接收的數據幀在加入以太網的前導碼和幀校驗和后少于64字節，則對該數據幀加入填充數據)，輸送至GMII/MII模塊52。接收引擎54從GMII/MII模塊52接收收據后，將該數據與IEEE 802. 3標準進行比對，檢查數據幀是否符合標準的以太網協議，在去除填充數據和以太網的前導碼后，向客 戶端接口 51提交數據，并提供一個錯誤幀或正確幀的指示器。流量控制模塊55根據傳輸引擎53提供的發送數據包的數量的統計信息以及接收引擎54提供的接收到的數據包的數量的統計信息，配置MAC并控制傳輸引擎53發送一個具有可變暫停時間的暫停幀，且作用于GMII/MII模塊52的接收接口 ；在本實施例中，流量控制模塊55是按照IEEE802. 3-2005第31條設計的。地址過濾模塊56用于設置若干個MAC地址為特定的源地址，當選擇地址過濾功能后，如果接收引擎54接收的數據幀的源MAC地址與設定的源地址均不相同，即不是這些特定地址中的某一個時，則控制接收引擎54阻止該數據幀進入客戶端接口 51。GMII/MII模塊52用于將接收到的數據格式轉化為MII格式或GMII格式后輸出，即當GMII/MII模塊52從傳輸引擎53接收數據時，若數據的速度低于lGbps，則將數據格式轉化為MII格式，并發送至物理層芯片6 ;當GMII/MII模塊52從物理層芯片6接收數據時，則將數據格式轉化為GMII格式，并發送至接收引擎54。管理接口 57—方面通過配置模塊571配置和監測MAC，另一方面用于訪問MDIO接口 572，該MDIO接口 572用于監測和配置物理層芯片6，其信號可由管理接口 57進行讀和寫；在本實施例中，MDIO接口 572的設計符合IEEE802. 3第22條。下面結合圖5，對本發明主要實現的硬件相關處理機的數據接收功能進行介紹(為方便起見，以下服務器即代表本發明的網絡接口，客戶端即代表數據回放設備的網絡發送部分)服務器應答模式的數據傳輸工作過程如下步驟SI，服務器等待接收數據；步驟S2，服務器收到一幀數據；步驟S3，服務器判斷收到的數據幀的數據類型，即ARP或UDP數據幀；步驟S4，服務器將原始數據送入硬件相關處理機應用層處理；步驟S5，構造應答幀，即UDP應答幀或ARP應答幀；步驟S6，將應答幀通過發送狀態機發送給客戶端；步驟S7，服務器發送數據完成，處于等待狀態，等待接收新數據，即返回步驟S2。
具體來說，數據開始傳輸前，客戶端發送ARP (地址解析協議)請求幀，詢問服務器MAC地址，服務器收到ARP請求幀后，發送ARP應答幀，之后數據傳輸開始。在本發明中傳輸層雖然采用的是UDP協議，但在設計時采用了改進的應答模式，這是為了使數據傳輸更加可靠，也為了配合此后的相關處理部分的實際工作情況，即硬件相關處理機是用FPGA芯片開發的，沒有很大的緩存空間，但由于硬件相關處理機工作時，要等待多個臺站的數據全部到達才能處理，所以硬件相關處理機不能一直處于收數據狀態，否則會出現因為某個臺站的數據遲遲不到，而造成其他臺站數據的溢出。當客戶端發送完一幀UDP數據后就處于等待狀態，等待接收服務器的應答幀；此時超時計時器啟動，若收到服務器的應答幀，則繼續發送下一幀UDP數據，同時超時計時器清零；若超時計時器超過設定的某一門限值，則認為UDP數據幀丟失，客戶端重新發送剛才的UDP數據幀；服務器收到UDP數據幀后，把UDP數據幀的以太網等幀頭、IP幀頭和UDP幀頭逐層剝去，并把原始數據送入應用層處理，然后構造UDP應答幀，通過發送狀態機發送給客戶端，并處于等待狀態等待接收下一幀UDP數據。
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本實施例中應答幀全部為ARP應答幀。這樣做的原因如下(I)因為客戶端發送一個UDP數據包就等待接收一個應答幀，所以應答幀無需序號，且服務器每收到一個UDP數據包都可以直接調用原來的ARP應答幀，無需每次都構造新的應答幀，特別是不用每次都花大量時間去計算復雜的IP和UDP校驗和，節約了時間，提高了網絡速率。(2)客戶端的網絡程序一般采用操作系統的標準TCP/IP協議棧，每隔特定的時間都會清空ARP緩存，會向服務器發送ARP請求幀，因此如果服務器每次都是發送ARP應答幀，客戶端很快會刷新自己的ARP緩存表，然后發送下一幀UDP數據包。目前，本發明的網絡接口已經通過測試，在局域網條件下，數據傳輸完全正確。以IG以太網為例，在無應答信號模式時，數據速率可達到極限的980Mbps ;在有應答信號模式時議，最高速率可以達到430Mbps。本發明目前已經應用于正在開發的硬件相關處理機中且工作良好，滿足使用要求，經測試，服務器(即網絡接口)接收數據的速率(即客戶端發送數據包的速率)大約為421. 608Mbps。綜上所述，本發明基于FPGA芯片，以全硬件的方式實現了網絡接口功能，從而實現了硬件相關處理機和外圍客戶端(數據回放設備)之間可靠的數據交互(事實上為單向，硬件處理機只負責接收數據回放設備的數據，但收到數據后會向數據回放設備發送ACK,但ACK中是沒有數據的)，即硬件相關處理機從數據回放設備獲取數據進行處理(處理后的數據不是通過此網絡接口送出的)。以上結合附圖實施例對本發明進行了詳細說明，本領域中普通技術人員可根據上述說明對本發明做出種種變化例。因而，實施例中的某些細節不應構成對本發明的限定，本發明將以所附權利要求書界定的范圍作為本發明的保護范圍。
權利要求
1.一種應用于VLBI硬件相關處理機的全硬件網絡接口，用于實現所述硬件相關處理機從外部的數據回放設備，即客戶端接收數據，該網絡接口包括降序排列的頂層模塊、以太網協議層、IP協議層和傳輸層，其特征在于，所述頂層模塊包括一第一 FIFO、一第二 FIFO、一與該第一 FIFO、第二 FIFO連接的協議封裝模塊以及依次與該協議封裝模塊連接的一LLFIFO,- TEMAC模塊和一物理層芯片，其中， 所述TEMAC模塊通過所述物理層芯片與所述客戶端進行數據交互； 所述LLFIFO與所述TEMAC模塊進行數據交互； 所述協議封裝模塊對所述LLFIFO中的數據進行讀/寫操作，并分別通過所述第一 FIFO和第二 FIFO與所述硬件相關處理機的相關處理單元進行數據交互。
2.根據權利要求I所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，當所述TEMAC模塊從所述物理層芯片接收數據后，判斷數據幀的CRC校驗和計算是否正確，若正確則把該數據幀傳送至所述LLFIF0，否則根據外部配置，選擇丟棄所述數據幀或把該數據幀傳送至所述LLFIF0。
3.根據權利要求I所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，當所述協議封裝模塊從所述LLFIFO中讀取以太網格式的數據幀后，將該數據幀按序剝去以太網幀頭、IP幀頭和UDP幀頭，提取原始的應用層數據，并把該應用層數據通過所述第二 FIFO發送至所述硬件相關處理機的相關處理單元。
4.根據權利要求I所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，所述傳輸層為應答方式的UDP協議。
5.根據權利要求I或2所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，所述TEMAC模塊包括一與所述LLFIFO連接的客戶端接口、一與所述物理層芯片連接的GMII/MII模塊、一連接在所述客戶端接口的發送接口與所述GMII/MII模塊的接收接口之間的傳輸引擎、一連接在所述GMII/MII模塊的發送接口與所述客戶端接口的接收接口之間的接收引擎、一分別與所述傳輸引擎和接收引擎連接的流量控制模塊、一與所述接收引擎連接的地址過濾模塊以及一管理接口，且該管理接口包括一配置模塊和一 MDIO接口，其中 所述傳輸引擎從所述客戶端接口接收數據后，將該數據轉換為GMII格式，并在加入以太網的前導碼和幀校驗和后，輸送至所述GMII/MII模塊； 所述接收引擎從所述GMII/MII模塊接收收據后，檢查數據幀是否符合標準的以太網協議，在去除填充數據和以太網的前導碼后，向所述客戶端接口提交數據，并提供一個錯誤幀或正確幀的指示器； 所述流量控制模塊根據所述傳輸引擎提供的發送數據包的數量的統計信息以及所述接收引擎提供的接收到的數據包的數量的統計信息，配置MAC并控制所述傳輸引擎發送一個具有可變暫停時間的暫停幀； 所述地址過濾模塊用于設置若干個MAC地址為特定的源地址，當所述接收引擎接收的數據幀的源MAC地址與所述特定的源地址均不相同時，則控制所述接收引擎阻止該數據幀進入所述客戶端接口； 所述GMII/MII模塊用于將接收到的數據格式轉化為MII格式或GMII格式后輸出； 所述管理接口一方面通過所述配置模塊配置和監測MAC，另一方面用于訪問所述MDIO接口，且該MDIO接口用于監測和配置所述物理層芯片。
6.根據權利要求5所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，當所述GMII/MII模塊從所述傳輸引擎接收數據時，若數據的速度低于lGbps，則將數據格式轉化為MII格式，并發送至所述物理層芯片；當所述GMII/MII模塊從所述物理層芯片接收數據時，則將數據格式轉化為GMII格式，并發送至所述接收引擎。
7.根據權利要求5所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，當所述傳輸引擎接收的數據幀在加入以太網的前導碼和幀校驗和后少于64字節時，則對該數據幀加入填充數據。
8.根據權利要求5所述的應用于VLBI硬件相關處理機的全硬件網絡接口，其特征在于，所述客戶端接口接收和發送的數據位寬均為8bit。
全文摘要
本發明涉及一種應用于VLBI硬件相關處理機的全硬件網絡接口，用于實現所述硬件相關處理機從外部的數據回放設備，即客戶端接收數據，該網絡接口包括降序排列的頂層模塊、以太網協議層、IP協議層和傳輸層，所述頂層模塊包括一第一FIFO、一第二FIFO、一與該第一FIFO、第二FIFO連接的協議封裝模塊以及依次與該協議封裝模塊連接的一LLFIFO、一TEMAC模塊和一物理層芯片。本發明基于FPGA芯片，以全硬件的方式實現了網絡接口功能，從而實現了硬件相關處理機從外部的數據回放設備接收數據，并進行處理的目的。
文檔編號H04L1/16GK102790663SQ201110126398
公開日2012年11月21日 申請日期2011年5月16日 優先權日2011年5月16日
發明者于威, 吳亞軍, 張秀忠, 徐志駿, 郭紹光 申請人:中國科學院上海天文臺