接收裝置的制作方法

專利名稱：接收裝置的制作方法
技術領域：
本發明涉及接收所輸入的串行數據的裝置。
背景技術：
作為接收所輸入的串行數據的裝置，使用過取樣技術的裝置為人所熟知。此種接收裝置是以串行數據的位速率的M倍(M是3以上的整數)的頻率來將串行數據進行取樣， 基于各取樣所得到的數據，來決定串行數據的位遷移定時，并且決定各位值。非專利文獻1 中所記載的接收裝置是使用過取樣技術，為了支持快速顫動(jitter)而意圖抑制追隨的延遲所設計而成的。[先前技術文獻][非專利文獻][非專禾丨J 文獻 1]Bong-Joon Lee, Moon-Sang Hwang, Jaeha Kim, “ A Quad 3. 125GbpsTransceiver Cell with All-Digital Data Recovery Circuits, " 2005Symposiumon VLSI Circuits Digest of Technical Papers 24-
發明內容[發明所欲解決的課題]然而，非專利文獻1中所記載的接收裝置由于在平均化處理等中必須要使用多個加法器，因此電路規模龐大，難以高速化。本發明是為了解決上記問題點而研發，目的在于提供一種可縮小電路規模而容易高速化的接收裝置。[用以解決課題的手段]本發明所述的接收裝置接收所輸入的串行數據，其特征在于，具備(1)取樣器部，其以串行數據的位速率的M倍的頻率而對串行數據進行取樣，并將第η次取樣所得的數據OSD [η]依序輸出；( 邊緣檢測部，其輸入從取樣器部所依序輸出的數據OSD [η]，運算出彼此相鄰的數據0SD[n]與數據0SD[n+l]的“異或”值，將該“異或”運算的結果亦即數據 EDG[η]輸出；C3) “或”運算部，其輸入從邊緣檢測部所輸出的數據EDG[n]，將基準值設為 IV針對將差(n-rO除以值M時的余數為m的各n，隔預定期間而運算出其數據EDG[n]的 “或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出；(4)定時決定部，其輸入從“或”運算部所輸出的數據EDGFLG[m]，基于該數據EDGFLG[m]而決定串行數據的位遷移定時，將表示該位遷移定時的數據PHSEL[m]輸出；(5)寄存器部，其輸入從取樣器部所依序輸出的數據0SD[n]，對該數據0SD[n]賦予了預定時間的延遲后，將該數據0SD[n]依序輸出；(6)選擇器部，其輸入從寄存器部所依序輸出的數據OSD [η]，并且輸入從定時決定部所輸出的數據PHSEL[m]，輸出基于數據PHSEL[m]而從數據0SD[n]中選擇出來的數據OSD[η]。其中， M是3以上的整數，m是O以上而小于M的各整數，η是任意的整數。在本發明所述的接收裝置中，在取樣器部中，以輸入串行數據的位速率的M倍的頻率而對輸入串行數據進行取樣，并將第η次取樣所得的數據0SD[n]予以輸出。從取樣器部所輸出的數據0SD[n]被輸入至邊緣檢測部。在該邊緣檢測部中，運算彼此相鄰的數據 OSD[η]與數據0SD[n+l]的“異或”值，輸出該“異或”運算的結果亦即數據EDG[n]。從邊緣檢測部所輸出的數據EDG[n]被輸入至“或”運算部。在該”或”運算部中，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔預定期間運算數據 EDG[η]的“或”值，輸出該“或”運算的結果亦即數據EDGFLG[m]。從“或”運算部所輸出的數據EDGFLG[m]被輸入至定時決定部。在該定時決定部中，基于該數據EDGFLG[m]而決定串行數據的位遷移定時，輸出表示該位遷移定時的數據PHSEL[m]。從取樣器部所輸出的數據OSD[η]被輸入至寄存器部。在該寄存器部中，對該數據 OSD[η]賦予了預定時間的延遲后，輸出該數據0SD[n]。從寄存器部所輸出的數據0SD[n]被輸入至選擇器部。又，從定時決定部所輸出的數據PHSEL[m]也被輸入至選擇器部。然后， 在選擇器部中，輸出基于數據PHSEL[m]而從數據0SD[n]的中選擇出來的數據OSD[η]。在本發明所述的接收裝置中，優選的是，“或”運算部包括(a)第1運算部，其輸入從邊緣檢測部所輸出的數據EDG[n]，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔一定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLGO [m]輸出；(b)延遲部，其輸入從第1運算部所輸出的數據EDGFLGO [m]，而輸出對該數據EDGFLGO[m]賦予了一定期間的延遲后的數據EDGFLGl[m] ； (c)第2運算部，其輸入從第1運算部所輸出的數據EDGFLGO [m]，并輸入從延遲部所輸出的數據EDGFLG1 [m]，運算出這些數據EDGFLGO [m]與數據EDGFLG1 [m]的“或”值，將該“或”運算的結果亦即數據 EDGFLG[m]輸出。此情況下，從定時決定部所輸出而被輸入至選擇器部的數據PHSEL[m]是不只是基于從對應于其的取樣器部所輸出的數據0SD[n]，還基于比其更前面的數據0SD[n]而決定的。在本發明所述的接收裝置中，優選的是，“或”運算部包括(a)第1運算部，其輸入從邊緣檢測部所輸出的數據EDG[n]，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔一定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLGO [m]輸出；(b)第1延遲部，其輸入從第1運算部所輸出的數據EDGFLGO [m]， 而輸出對該數據EDGFLGO[m]賦予了一定期間的延遲后的數據EDGFLG1 [m] ； (c)第2延遲部，其輸入從第1延遲部所輸出的數據EDGFLGl[m]，而輸出對該數據EDGFLG1 [m]賦予了一定期間的延遲后的數據EDGFLG2[m] ； (d)第2運算部，其輸入從第1運算部所輸出的數據 EDGFLGO [m]，并輸入從第1延遲部所輸出的數據EDGFLG1 [m]，并輸入從第2延遲部所輸出的數據EDGFLG2 [m]，而運算出這些數據EDGFLGO [m]與數據EDGFLG1 [m]與數據EDGFLG2 [m] 的“或”值，輸出該“或”運算的結果亦即數據EDGFLG[m]。此情況下，從定時決定部所輸出而被輸入至選擇器部的數據PHSEL[m]是不只是基于從對應于其的取樣器部所輸出的數據0SD[n]，還基于比其更前面及后面的數據 OSD [η]而決定的。在本發明所述的接收裝置中，優選的是，定時決定部將串行數據的位遷移定時決定成從“或”運算部所輸出的數據EDGFLG[m]的分布的中央值，并輸出表示該位遷移定時的數據PHSEL[m]。又，優選的是，定時決定部在從“或”運算部所輸出的數據EDGFLG[m]當中的為值1的數據有2個以上的情況下，將串行數據的位遷移定時決定成其中靠近從前的數據PHSEL[m]所表示的位遷移定時的定時，并輸出表示該位遷移定時的數據PHSEL[m]。[發明效果]本發明的接收裝置因為不需要使用加法器，因此可縮小電路規模，容易高速化。


圖1是第1實施方式所述的接收裝置1的構成的圖示。圖2是第1實施方式所述的接收裝置1中所含的取樣器部10、邊緣檢測部20、“或” 運算部31及定時決定部40各自的動作的說明圖。圖3是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖4是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖5是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖6是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖7是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖8是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖9是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。圖10是第1實施方式所述的接收裝置1的動作時序的說明圖。圖11是第2實施方式所述的接收裝置2的構成的圖示。圖12是第2實施方式所述的接收裝置2的動作時序的說明圖。圖13是第3實施方式所述的接收裝置3的構成的圖示。圖14是第3實施方式所述的接收裝置3的動作時序的說明圖。
具體實施例方式以下，參照附圖，詳細說明用以實施本發明的方式。此外，于圖面的說明中，同一要素標示同一符號，并省略重述說明。(第1實施方式)圖1是第1實施方式所述的接收裝置1的構成的圖示。該圖所示的接收裝置1是接收所輸入的串行數據的裝置，具備取樣器部10、邊緣檢測部20、“或”運算部31、定時決定部40、寄存器部51、選擇器部60及鎖存部70。取樣器部10輸入應接收的串行數據，并且輸入具有該串行數據的位速率的M倍的頻率的取樣時鐘CLKl。然后，取樣器部10按照取樣時鐘CLKl所指示的定時，將串行數據進行取樣，然后將第η次取樣所得的數據OSD[η]依序輸出。此處，M是3以上的整數。又，η 是任意的整數。亦即，數據0SD[n+l]是在比數據0SD[n]的取樣時刻晚1取樣周期后通過取樣所得到的值。邊緣檢測部20輸入從取樣器部10所依序輸出的數據0SD[n]。然后，邊緣檢測部 20運算出彼此相鄰的數據0SD[n]與數據0SD[n+l]的邏輯“異或”值，將該邏輯“異或”運算的結果亦即數據EDG [η]予以輸出。若從邊緣檢測部20所輸出的數據EDG [η]是值1，則數據OSD [η]及數據OSD [η+1]各自的值彼此互異，因此意味著在數據OSD [η]及數據OSD [η+1] 各自的取樣時刻之間存在輸入串行數據的位遷移定時的可能性。“或”運算部31輸入從邊緣檢測部20所輸出的數據EDG[n]。然后，“或”運算部31將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，每隔預定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出。此處，m是0 以上而未滿M的各整數。“或”運算部31每隔預定期間就會進行此種“或”運算。此處，所謂預定期間，是輸入串行數據的連續的多位(例如10位)的期間。例如，若令值M為5，則輸入串行數據的 10位的期間相當于在取樣器部10中連續進行50次取樣的期間。定時決定部40輸入從“或”運算部31所輸出的數據EDGFLG[m]。然后，定時決定部40基于該數據EDGFLG[m]，而決定輸入串行數據的位遷移定時，將表示該位遷移定時的數據PHSEL[m]予以輸出。若從“或”運算部31輸出而被輸入至定時決定部40的數據EDGFLG[m]為值1，則意味著在該值m所表示的定時中存在輸入串行數據的位遷移定時的可能性。另一方面，若數據EDGFLG[m]是值0，則意味著在該值m所表示的定時中不存在輸入串行數據的位遷移定時的可能性很高。定時決定部40利用此種情況，來決定輸入串行數據的位遷移定時。定時決定部40 把M個數據PHSEL
PHSEL[M-1]當中的表示輸入串行數據的位遷移定時的任1個數據設成值1，并把其它(M-I)個數據設成值0。定時決定部40可以基于數據EDGFLG [m]而唯一決定數據PHSEL [m]，也可基于數據 EDGFLG[m]及目前的數據PHSEL[m]來決定下個數據PHSEL[m]。后者的情況下，定時決定部 40是為所謂的有限狀態機械(finite state machine)。寄存器部51輸入從取樣器部10依序輸出的數據0SD[n]。然后，寄存器部51對該數據0SD[n]賦予預定時間的延遲，將該賦予延遲后的數據0SDl[n]依序輸出。寄存器部 51賦予數據0SD[n]的延遲時間是在邊緣檢測部20、“或”運算部31及定時決定部40中由數據0SD[n]求出數據PHSEL[m]所需的時間。選擇器部60輸入從寄存器部51所依序輸出的數據OSDl [η]，并且還輸入從定時決定部40所輸出的數據PHSEL[m]。然后，選擇器部60輸出基于數據PHSEL[m]而從數據 OSDl [η]中所選擇出來的數據OSDl [η]。選擇器部60利用數據PHSEL [m]表示輸入串行數據的位遷移定時的情況，而選擇在位于連續2個遷移定時的中間的定時所取樣到的數據 OSDl [η]并輸出。鎖存部70輸入從選擇器部60所輸出的數據OSDl [η]，將該數據保持1位的期間后作為數據DATA輸出。此外，在定時決定部40、寄存器部51及鎖存部70分別以輸入串行數據的連續多位(例如10位)為單位來進行處理時，與具有輸入串行數據的位速率的10分之1的頻率的邏輯時鐘CLK2同步來進行處理。圖2是第1實施方式所述的接收裝置1中所含的取樣器部10、邊緣檢測部20、“或” 運算部31及定時決定部40各自的動作的說明圖。以下說明將值M設成5，使用具有輸入串行數據的位速率的5倍頻率的取樣時鐘CLK1，在輸入串行數據的連續10位的期間內，在取樣器部10中進行50次取樣而獲得數據OSD
0SD[49]時的情形。在圖2中，橫方向表示時間，縱方向表示處理的流程。在取樣器部10中，在輸入串行數據的每個1位的期間，都取得5個數據0SD[n]， 在輸入串行數據的10位的期間中會取得50個數據0SD
OS饑49]。以下，OSD
OSD [49]有時候表示成OSD [49 0]。從取樣器部10所輸出的數據OSD [49 0]被輸入至邊緣檢測部20。在邊緣檢測部20中，運算彼此相鄰的數據0SD[n]與數據0SD[n+l]的邏輯“異或” 值，該邏輯“異或”運算的結果亦即數據EDG [η]會被輸出。亦即，數據EDG [η]是可用「EDG [η] =0SD[n+l]xor OSD[η]」的式子來表示。其中，當η = 49時，數據EDG[49]是使用前一個的10位期間內所得到的50個數據0SD
OS饑49]當中的數據0SDW]，而用「EDGW9] =0SD
xor 0SDW9]」的式子來表示。在邊緣檢測部20中，獲得50個數據EDG
EDG[49] 0以下，EDG
EDG[49]有時候表示成EDG[49:0]。從邊緣檢測部20所輸出的數據EDG[49:0]被輸入至“或”運算部31。在“或”運算部31中，基于50個數據EDG[49:0]而求出5個數據EDGFLG
EDGFLG [4]。數據 EDGFLG
的值是數據 EDG [2]，EDG [7]，EDG [12]，...，EDG[5k+2]，...， EDG [47]的各值的“或”值。數據 EDGFLG[1]的值是數據 EDG[3]，EDG [8]，EDG [13]，...， EDG[5k+3]，...，EDG[48]的各值的“或”值。數據 EDGFLG[2]的值是數據 EDG [4]，EDG [9]， EDG[14]，...，EDG[5k+4]，... , EDG [49]的各值的“或”值。數據 EDGFLG[3]的值是數據 EDG
, EDG [5], EDG [ 10],. . .，EDG [5k]，... ,EDG [45]的各值“或”值。又，數據 EDGFLG [4] 的值是數據EDG[l]，EDG ]，EDG[ll]，…，EDG[5k+l]，…，EDG[46]的各值的“或”值。此處，k是整數。如此一來，就獲得5個數據EDGFLG
EDGFLGW]。以下，EDGFLG
EDGFLG[4]有時候表示成EDGFIi^4:0]。從“或”運算部31所輸出的數據EDGFIi^4:0]被輸入至定時決定部40。在定時決定部40中，基于數據EDGFLGW:0]，來決定表示位遷移定時用的數據 PHSEL[m] ο以下，PHSEU0] PHSEL[4]有時候表示成PHSEL[4:0]。使用圖3 圖9，說明藉由有限狀態機械的定時決定部40基于數據EDGFLGW:0]及目前的數據PHSEL[4:0]來決定下個數據PHSEL [4:0]的情形。圖3 圖9是第1實施方式所述的接收裝置1中所含的定時決定部40的動作的說明圖。在這些圖中，橫軸是表示值m，□記號是表示目前的數據PHSEL[4:0]當中為值 1的值m，〇記號是表示下個數據PHSEL[4:0]當中為值1的值m。又，以下，例如如果數據 PHSEL[4:0]當中僅數據PHSEU4]是值1，則將數據PHSEU4:0]的值表示成[10000]。如圖3所示，當數據EDGFLGW:0]中的僅數據EDGFLG[2]是值1的情況下，若目前的數據PHSEL[4:0]是值[10000]則下個數據PHSEL[4:0]被設成值W1000]，若目前的數據 PHSEL [4:0]是值
、
或
則下個數據 PHSEL [4:0]被設成值
, 若目前的數據PHSEL [4:0]是值
則下個數據PHSEL [4:0]被設成值
。如圖4所示，當數據EDGFLGW:0]中的數據EDGFLG [3]及EDGFLG [2]這2個數據是值1的情況下，若目前的數據PHSEL[4:0]是值[10000]或
則下個數據PHSEL[4:0] 被設成值
，若目前的數據PHSEL[4:0]是值
、
或值
則下個數據PHSEL [4:0]被設成值
。如圖5所示，當數據EDGFLG W:0]中的數據EDGFLG[3] EDGFLG[1]這3個數據是值1的情況下，則無論目前的數據PHSEU4:0]是值[10000] W0001]中的哪一個，下個數據PHSEL[4:0]都被設成值W0100]。如圖6所示，當數據EDGFLGW:0]中的數據EDGFLG[3]及EDGFLG[1]這2個數據是值1的情況下，則無論目前的數據PHSEU4:0]是值[10000] W0001]中的哪一個，下個數據PHSEL[4:0]都被設成值W0100]。如圖7所示，當數據EDGFLGW:0]中的數據EDGFLG [4] EDGFLG [1]這4個數據是值1的情況下，若目前的數據PHSEL[4:0]是值[10000]或
則下個數據PHSEL[4:0] 被設成值
，若目前的數據PHSEL[4:0]是值
、
或值
則下個數據PHSEL [4:0]被設成值
。如圖8所示，當數據EDGFLGW:0]的全部數據都是值1的情況下，則目前的數據 PHSEL[40]維持不變而直接成為下個數據PHSEL[4:0] 0如圖9 所示，當數據 EDGFLG[4:0]中的數據 EDGFLG[4]、EDGFLG[2]及 EDGFLG
這3個數據是值1的情況下，則目前的數據PHSEL[4:0]維持不變而直接成為下個數據 PHSEL[4:0]。基本上，下個數據PHSEL[4:0]被選擇成往數據EDGFIi^4:0]的分布的中央移動，當數據EDGFLGW:0]中的為值1的數據有2個以上時，則選擇較接近從前的數據 PHSEL[4:0]者。又，當數據EDGFLGW:0]的分布的中央值無法判定時(圖8、圖9)，則將目前的數據PHSEL[4:0]維持成為下個數據PHSEL[4:0]。如此一來，在定時決定部40中，決定輸入串行數據的位遷移定時，表示該位遷移定時的數據PHSEL[4:0]從定時決定部40輸出，而被輸入至選擇器部60。又，從取樣器部 10所輸出的數據0SD[49:0]被寄存器部51賦予延遲，該賦予延遲后的數據0SDU49:0]被輸入至選擇器部60。在選擇器部60中，基于數據PHSEL[4:0]表示輸入串行數據的位遷移定時的情況， 而將在位于連續2個遷移定時的中間的定時所取樣到的數據OSDl [η]從數據0SDU49:0] 中選擇出來而輸出。然后，在鎖存部70中，保持從選擇器部60所輸出的數據OSDl [η]，然后作為數據DATA[9:0]輸出。圖10是第1實施方式所述的接收裝置1的動作定時的說明圖。在此圖中，分別示出了邏輯時鐘CLK2、從取樣器部10所輸出的數據OSD [49:0]、從寄存器部51所輸出的數據 OSDl [49:0]、從“或”運算部31所輸出的數據EDGFLGW:0]、從定時決定部40所輸出的數據 PHSEL [4:0]及從鎖存部70所輸出的數據DATA [9:0]各自的定時。又，在該圖中，以斜線所表示的數據是基于共同的數據OS饑49:0]所生成的。如該圖所示，相對于從取樣器部10所輸出的數據OSD [49 0]，從寄存器部51所輸出而被輸入至選擇器部60的數據OSDl [49:0]、及從定時決定部40所輸出而被輸入至選擇器部60的數據PHSEL[4:0]被延遲了邏輯時鐘CLK2的1個周期的量。第1實施方式所述的接收裝置1對于邊緣檢測部20所作的“異或”運算的結果， 在“或”運算部31中進行“或”運算，基于該“或”運算的結果而在定時決定部40中決定位遷移定時，因此可縮小電路規模，容易高速化。(第2實施方式)圖11是第2實施方式所述的接收裝置2的構成的圖示。該圖所示的接收裝置2 是接收所輸入的串行數據的裝置，具備取樣器部10、邊緣檢測部20、“或”運算部32、定時決定部40、寄存器部51、選擇器部60及鎖存部70。若和圖1所示的第1實施方式所述的接收裝置1的構成相比較，則此圖11所示的第2實施方式所述的接收裝置2替換掉了 “或”運算部31，而具備“或”運算部32，這點有所不同。“或”運算部32包括第1運算部321、延遲部322及第2運算部323。第1運算部321和第1實施方式中的“或”運算部31同樣地，輸入從邊緣檢測部20所輸出的數據 EDG[η]，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔一定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLGO [m]予以輸出。延遲部322輸入從第1運算部321所輸出的數據EDGFLGO [m]，輸出對該數據 EDGFLGO [m]延遲了一定期間后的數據EDGFLG1 [m]。第2運算部323輸入從第1運算部321 所輸出的數據EDGFLGO [m]，并且還輸入從延遲部322所輸出的數據EDGFLG1 [m]。然后，第 2運算部323運算出這些數據EDGFLGO [m]與數據EDGFLG1 [m]的“或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出至定時決定部40。圖12是第2實施方式所述的接收裝置2的動作定時的說明圖。在此圖中，分別示出了邏輯時鐘CLK2、從取樣器部10所輸出的數據OSD [49:0]、從寄存器部51所輸出的數據 0SDU49:0]、從第1運算部321所輸出的數據EDGFLGO [4:0]、從延遲部322所輸出的數據 EDGFLG1 [4 0]、從第2運算部323所輸出的數據EDGFLG [4 0]、從定時決定部40所輸出的數據PHSEL[4:0]及從鎖存部70所輸出的數據DATA[9:0]各自的定時。又，在該圖中，以斜線所表示的數據是基于共同的數據OS饑49:0]所生成的。如該圖所示，從定時決定部40所輸出而被輸入至選擇器部60的數據PHSEL[4:0] 是不僅基于從對應于其的取樣器部10所輸出的10位的數據OSD [49 0]，還基于比其更為前面的10位的數據OSD [49:0]而被決定的。因此，第2實施方式所述的接收裝置2除了可達成第1實施方式所述的接收裝置 1所能達到的相同效果以外，還能更穩定地決定位遷移定時。(第3實施方式)圖13是第3實施方式所述的接收裝置3的構成的圖示。該圖所示的接收裝置3 是接收所輸入的串行數據的裝置，具備取樣器部10、邊緣檢測部20、“或”運算部33、定時決定部40、寄存器部51、寄存器部52、選擇器部60及鎖存部70。若和圖1所示的第1實施方式所述的接收裝置1的構成相比較，則此圖13所示的第3實施方式所述的接收裝置3替換掉了“或”運算部31而具備“或”運算部33，這點有所不同；又，除了具備寄存器部51還具備寄存器部52這點也有所不同。“或”運算部33包含第1運算部331、第1延遲部332、第2延遲部333及第2運算部334。第1運算部331和第1實施方式中的“或”運算部31同樣地，輸入從邊緣檢測部 20所輸出的數據EDG[η]，將基準值設為IV針對將差(η-rO除以值M時的余數為m的各η， 隔一定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLG0[m] 予以輸出。第1延遲部332輸入從第1運算部331所輸出的數據EDGFLGO [m]，并輸出對該數據EDGFLGO [m]延遲了一定期間后的數據EDGFLG1 [m]。第2延遲部333輸入從第1延遲部332所輸出的數據EDGFLG1 [m]，而輸出對該數據EDGFLG1 [m]延遲了一定期間后的數據 EDGFLG2[m]。第2運算部334輸入從第1運算部331所輸出的數據EDGFLGO [m]，并輸入從第1延遲部332所輸出的數據EDGFLG1 [m]，又，輸入從第2延遲部333所輸出的數據EDGFLG2 [m]。 然后，第2運算部334運算出這些數據EDGFLGO[m]與數據EDGFLG1 [m]與數據EDGFLG2[m] 的“或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出至定時決定部40。寄存器部52對從寄存器部51所輸出的數據0SDl[n]賦予和寄存器部51所給予的延遲相同的延遲，將該賦予延遲后的0SD2[n]輸出至選擇器部70。圖14是第3實施方式所述的接收裝置3的動作定時的說明圖。在此圖中，分別示出了邏輯時鐘CLK2、從取樣器部10所輸出的數據0SD[49:0]、從寄存器部51所輸出的數據OSDl [49 0]、從寄存器部52所輸出的數據0SD2 [49 0]、從第1運算部331所輸出的數據 EDGFLGO [4:0]、從第1延遲部332所輸出的數據EDGFLG1 [4:0]、從第2延遲部333所輸出的數據EDGFLG2[4:0]、從第2運算部334所輸出的數據EDGFIi^4:0]、從定時決定部40所輸出的數據PHSEL[4:0]及從鎖存部70所輸出的數據DATA[9:0]各自的定時。又，在該圖中， 以斜線所表示的數據是基于共同的數據OS饑49:0]所生成的。如該圖所示，從定時決定部40所輸出而被輸入至選擇器部60的數據PHSEL[4:0] 是不僅基于從對應于其的取樣器部10所輸出的10位的數據OSD [49 0]，還基于比其更為前面及后面的各10位的數據OSD [49:0]而被決定。因此，第3實施方式所述的接收裝置3除了可達成第1實施方式所述的接收裝置 1所能達到的相同效果以外，還能更穩定地決定位遷移定時。[產業上利用的可能性]可適用于進行接收裝置的電路規模的小型化及高速化的用途。標號說明1 3 接收裝置10 取樣器部20 邊緣檢測部31 33:“或”運算部40 定時決定部51，52:寄存器部60 選擇器部70 鎖存部
權利要求
1.一種接收裝置，其接收所輸入的串行數據，其特征在于，具備取樣器部，其以上述串行數據的位速率的M倍的頻率而對上述串行數據進行取樣，并將第η次取樣所得的數據OSD [η]依序輸出；和邊緣檢測部，其輸入從上述取樣器部所依序輸出的數據OSD [η]，運算出彼此相鄰的數據0SD[n]與數據0SD[n+l]的“異或”值，將該“異或”運算的結果亦即數據EDG[n]輸出； 和“或”運算部，其輸入從上述邊緣檢測部所輸出的數據EDG[n]，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔預定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出；和定時決定部，其輸入從上述“或”運算部所輸出的數據EDGFLG[m]，基于該數據 EDGFLG[m]而決定上述串行數據的位遷移定時，將表示該位遷移定時的數據PHSEL[m]輸出；和寄存器部，其輸入從上述取樣器部所依序輸出的數據OSD [η]，對該數據OSD [η]賦予了預定時間的延遲后，將該數據0SD[n]依序輸出；和選擇器部，其輸入從上述寄存器部所依序輸出的數據OSD [η]，并且輸入從上述定時決定部所輸出的數據PHSEL[m]，輸出基于數據PHSEL[m]而從數據0SD[n]中選擇出來的數據 OSD[η]，其中，M是3以上的整數，m是0以上而小于M的各整數，η是任意的整數。
2.如權利要求1所述的接收裝置，其特征在于， 上述“或”運算部包括第1運算部，其輸入從上述邊緣檢測部所輸出的數據EDG[n]，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔一定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLGO [m]輸出；和延遲部，其輸入從上述第1運算部所輸出的數據EDGFLG0[m]，而輸出對該數據 EDGFLGO [m]賦予了上述一定期間的延遲后的數據EDGFLG1 [m]；和第2運算部，其輸入從上述第1運算部所輸出的數據EDGFLGO [m]，并輸入從上述延遲部所輸出的數據EDGFLGl[m]，運算出這些數據EDGFLGO [m]與數據EDGFLG1 [m]的“或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出。
3.如權利要求1所述的接收裝置，其特征在于， 上述“或”運算部包括第1運算部，其輸入從上述邊緣檢測部所輸出的數據EDG[n]，將基準值設為IV針對將差(n-rO除以值M時的余數為m的各n，隔一定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLGO [m]輸出；和第1延遲部，其輸入從上述第1運算部所輸出的數據EDGFLG0[m]，而輸出對該數據 EDGFLGO [m]賦予了上述一定期間的延遲后的數據EDGFLG1 [m]；和第2延遲部，其輸入從上述第1延遲部所輸出的數據EDGFLG1 [m]，而輸出對該數據 EDGFLGl[m]賦予了上述一定期間的延遲后的數據EDGFLG2 [m]；和第2運算部，其輸入從上述第1運算部所輸出的數據EDGFLGO [m]，并輸入從上述第1延遲部所輸出的數據EDGFLG1 [m]，并輸入從上述第2延遲部所輸出的數據EDGFLG2 [m]，而運算出這些數據EDGFLGO [m]與數據EDGFLGl[m]與數據EDGFLG2 [m]的“或”值，輸出該“或” 運算的結果亦即數據EDGFLG[m]。
4.如權利要求1所述的接收裝置，其特征在于，上述定時決定部將上述串行數據的位遷移定時決定成從上述“或”運算部所輸出的數據EDGFLG[m]的分布的中央值，并輸出表示該位遷移定時的數據PHSEL[m]。
5.如權利要求1所述的接收裝置，其特征在于，上述定時決定部在從上述“或”運算部所輸出的數據EDGFLG[m]當中的為值1的數據有2個以上的情況下，將上述串行數據的位遷移定時決定成其中靠近從前的數據PHSEL[m]所表示的位遷移定時的定時，并輸出表示該位遷移定時的數據PHSEL[m]。
全文摘要
接收裝置(1)是接收將所輸入的串行數據的裝置，其具備取樣器部(10)、邊緣檢測部(20)、“或”運算部(31)、定時決定部(40)、寄存器部(51)、選擇器部(60)及鎖存部(70)。邊緣檢測部(20)輸入從取樣器部(10)所輸出的數據OSD[n]，運算出彼此相鄰的數據OSD[n]與數據OSD[n+1]的“異或”值，并輸出該“異或”運算的結果亦即數據EDG[n]。“或”運算部(31)輸入從邊緣檢測部(20)所輸出的數據EDG[n]，將基準值設為n0，針對將差(n-n0)除以值M時的余數為m的各n，隔預定期間而運算出其數據EDG[n]的“或”值，將該“或”運算的結果亦即數據EDGFLG[m]輸出。
文檔編號H04L7/02GK102396177SQ20108001637
公開日2012年3月28日 申請日期2010年4月12日 優先權日2009年4月14日
發明者小沢誠一 申請人:哉英電子股份有限公司