專利名稱：Arinc429總線信號(hào)編解碼電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于電子技術(shù)類，應(yīng)用于航空電子技術(shù)領(lǐng)域，是一種針對(duì)ARINC429總 線信號(hào)的硬件編解碼電路。
背景技術(shù)：
ARINC^9通訊技術(shù)廣泛應(yīng)用于各種航空機(jī)載設(shè)備上，是一種常用的數(shù)據(jù)通訊總 線。目前實(shí)現(xiàn)ARINC4^通訊一般采用現(xiàn)有的ARINC4^接口、協(xié)議處理芯片配合微處 理器來實(shí)現(xiàn)。如一種現(xiàn)有ARINC4^通訊技術(shù)由“HS3282+HS3182”芯片組合實(shí)現(xiàn)2路接收 1路發(fā)送，TS68C429A實(shí)現(xiàn)8路接收3路發(fā)送。然而這種ARINC4^通訊需要的電路多，印制 板占用面積大，難以滿足多通道、小型化的要求，而且這兩種方式的數(shù)據(jù)處理依賴處理器， 會(huì)大量占用處理器的時(shí)間，效率較低。
發(fā)明內(nèi)容本實(shí)用新型目的為了解決現(xiàn)有技術(shù)難以實(shí)現(xiàn)小型化多通道的問題，本實(shí)用新型 提供了一種在較小的面積上實(shí)現(xiàn)多通道通訊的ARINC^9總線信號(hào)編解碼電路。本實(shí)用新型的技術(shù)方案一種ARINC429總線信號(hào)編解碼電路，其作為發(fā)送信號(hào)轉(zhuǎn) 換芯片的DEI1072芯片與FPGA相接，作為接收信號(hào)轉(zhuǎn)換芯片的DEI1046與FPGA相接，且共 用與FPGA相接的數(shù)據(jù)總線，其中，所述FPGA芯片內(nèi)集成有編碼器、第一控制寄存器、并串轉(zhuǎn) 換器、數(shù)據(jù)緩沖器、解碼器、串并轉(zhuǎn)換器、第二控制寄存器，其中，編碼器與并串轉(zhuǎn)換器以及 數(shù)據(jù)緩沖順次相接，所述編碼器、并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第一控制寄存器相連；所 述解碼器與串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順次相接，同時(shí)，所述解碼器、串并轉(zhuǎn)換器以及數(shù)據(jù) 緩沖器均與第二控制寄存器相連，而且第一控制寄存器、第二控制寄存器以及數(shù)據(jù)緩沖器 均連接與一共同的數(shù)據(jù)總線后與處理器相接。其編碼電路中的并串轉(zhuǎn)換器連接有校驗(yàn)?zāi)K和地址計(jì)數(shù)模塊。其解碼電路中的串并轉(zhuǎn)換器連接有奇偶校驗(yàn)?zāi)K，所述奇偶校驗(yàn)?zāi)K經(jīng)32位鎖 存模塊與標(biāo)號(hào)解析模塊相連。本實(shí)用新型有益效果是本實(shí)用新型ARINC429總線信號(hào)編解碼電路在FPGA上實(shí) 現(xiàn)ARINC^9通訊。采用“DEI1046+FPGA”的芯片組合實(shí)現(xiàn)ARINC^9總線信號(hào)的接收解碼， 采用“DEI1072+FPGA”的芯片組合實(shí)現(xiàn)ARINC4^總線信號(hào)的編碼發(fā)送。通過硬件描述語言 實(shí)現(xiàn)單通道的收發(fā)功能，然后在FPGA上進(jìn)行多通道例化來實(shí)現(xiàn)多通道ARINC4^通訊能力， 提高了集成度，減小了所占印制板的面積，縮短了處理器的時(shí)間，提高了效率。
圖1是本實(shí)用新型ARINC429總線信號(hào)編解碼電路的結(jié)構(gòu)框圖；圖2是本實(shí)用新型ARINC429總線信號(hào)解碼電路的原理框3[0011]圖3是本實(shí)用新型ARINC429總線信號(hào)編碼電路的原理框圖；其中，1-驅(qū)動(dòng)器、2-編碼器、3-第一控制寄存器、4-并串轉(zhuǎn)換器、5-數(shù)據(jù)緩沖器、 6-處理器、7-解碼器、8-串并轉(zhuǎn)換器、9-第二控制寄存器、10-數(shù)據(jù)總線。
具體實(shí)施方式
下面通過具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說明請(qǐng)參閱圖1，其是本實(shí)用新型ARINC429總線信號(hào)編解碼電路的結(jié)構(gòu)框圖。本實(shí)用 新型ARINC4^總線信號(hào)編解碼電路采取的方案是在FPGA上實(shí)現(xiàn)ARINC4^通訊。通過硬件 描述語言實(shí)現(xiàn)單通道的收發(fā)功能，然后在FPGA上進(jìn)行多通道例化來實(shí)現(xiàn)多通道ARINC429 通訊能力。該編解碼電路的編碼發(fā)送電路和解碼接收電路互相獨(dú)立，但共用數(shù)據(jù)地址總線。其中，所述FPGA芯片內(nèi)集成有編碼器2、第一控制寄存器3、并串轉(zhuǎn)換器4、數(shù)據(jù)緩 沖器5、解碼器7、串并轉(zhuǎn)換器8、第二控制寄存器9。其中，發(fā)送電路經(jīng)驅(qū)動(dòng)器1與FPGA芯 片內(nèi)的編碼器2相連，而編碼器2與并串轉(zhuǎn)換器4以及數(shù)據(jù)緩沖器5順次相接，同時(shí)，所述 編碼器2、并串轉(zhuǎn)換器4以及數(shù)據(jù)緩沖器5均與第一控制寄存器3相連。所述接收電路經(jīng)驅(qū) 動(dòng)器1與FPGA芯片內(nèi)的解碼器7相連，而解碼器7與串并轉(zhuǎn)換器8以及數(shù)據(jù)緩沖器5順次 相接，同時(shí)，所述解碼器7、串并轉(zhuǎn)換器8以及數(shù)據(jù)緩沖器5均與第二控制寄存器9相連。而 且第一控制寄存器3、第二控制寄存器9以及數(shù)據(jù)緩沖器5均連接與一共同的數(shù)據(jù)總線10 后與處理器6相接。其中，所述的驅(qū)動(dòng)器1用于實(shí)現(xiàn)ARINC4^總線信號(hào)與TTL電平之間的轉(zhuǎn)換。所述 的串行數(shù)據(jù)解碼器7用于將串行ARINC4^數(shù)據(jù)轉(zhuǎn)化成具有同步時(shí)鐘的串行數(shù)據(jù)流。所述 的編碼器2用于將要發(fā)送的串行數(shù)據(jù)按照雙相哈佛碼格式進(jìn)行編碼發(fā)送。所述的并串?dāng)?shù)據(jù) 轉(zhuǎn)換器4和串并數(shù)據(jù)轉(zhuǎn)換器8分別用于將并行發(fā)送數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流，以及將接收到 的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。所述的數(shù)據(jù)緩沖器用于將數(shù)據(jù)打包存放，便于減少外部處理 器的訪問頻率。請(qǐng)同時(shí)參閱圖2，其是本實(shí)用新型ARINC429總線信號(hào)解碼電路的原理框圖。本實(shí) 施方式采用“DEI1046+FPGA”的芯片組合實(shí)現(xiàn)ARINC^9總線信號(hào)的接收解碼。在硬件實(shí)施 時(shí)，使用DEI1046作為8通道的ARINC4^接收信號(hào)轉(zhuǎn)換芯片。所述DEI1046發(fā)出的信號(hào)由 FPGA芯片內(nèi)的解碼器7進(jìn)行位解碼，然后由串并轉(zhuǎn)換器8進(jìn)行串并轉(zhuǎn)換，然后一路進(jìn)行超時(shí) 處理，另一路由校驗(yàn)?zāi)K進(jìn)行奇偶校驗(yàn)，32位鎖存和標(biāo)號(hào)解析模塊進(jìn)行解析后連接于數(shù)據(jù) 總線10。解碼接收電路的工作流程是剛開始通訊時(shí)，依據(jù)設(shè)定的波特率對(duì)接收到的數(shù)據(jù) 進(jìn)行解碼。然后到串并轉(zhuǎn)換電路完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，然后根據(jù)數(shù)據(jù)進(jìn)行奇偶 校驗(yàn)、標(biāo)號(hào)解析工作，解碼后的并行數(shù)據(jù)寫入其標(biāo)號(hào)所對(duì)應(yīng)的數(shù)據(jù)緩沖器。在接收數(shù)據(jù)時(shí)， 數(shù)據(jù)在數(shù)據(jù)緩沖區(qū)中存放的相對(duì)地址與數(shù)據(jù)標(biāo)號(hào)相同。請(qǐng)參閱附圖3，其是所示為ARINC429總線信號(hào)編碼電路發(fā)送模塊的原理框圖。本 實(shí)施方式采用“DEI1072+FPGA”的芯片組合實(shí)現(xiàn)ARINC4^總線信號(hào)的編碼發(fā)送。在硬件實(shí) 施時(shí)，使用DEI1072作為1個(gè)通道的高低速可控制的ARINC4^發(fā)送信號(hào)轉(zhuǎn)換芯片。數(shù)據(jù)總 線10的數(shù)據(jù)經(jīng)32位鎖存和校驗(yàn)?zāi)K的奇偶校驗(yàn)，并串轉(zhuǎn)換器4的并串轉(zhuǎn)換后再經(jīng)編碼器 2的位編碼，然后傳輸至DEI1072，由其發(fā)送，其間根據(jù)讀取數(shù)據(jù)長度對(duì)數(shù)據(jù)進(jìn)行地址計(jì)數(shù)。[0020] 所述編碼電路發(fā)送模塊的工作流程是取數(shù)據(jù)地址指針按照設(shè)置好的發(fā)送數(shù)據(jù)長 度定時(shí)累加，從數(shù)據(jù)緩沖器(雙端口 ram)對(duì)應(yīng)的地址里取出數(shù)據(jù)，由并串轉(zhuǎn)換器按照設(shè)定 的波特率轉(zhuǎn)成串行數(shù)據(jù)，然后通過編碼電路處理成符合ARINC^9總線要求的信號(hào)，最后由 驅(qū)動(dòng)器轉(zhuǎn)換成符合ARINC^9總線電平特征要求的信號(hào)發(fā)送。校驗(yàn)位在取數(shù)據(jù)時(shí)由校驗(yàn)生 成電路產(chǎn)生，且在發(fā)送數(shù)據(jù)時(shí)，根據(jù)設(shè)定的發(fā)送長度來發(fā)送一定量的數(shù)據(jù)。 本實(shí)用新型將DEI1046芯片和DEI1072芯片的數(shù)字接口與Xi 1 inx公司的Virtex4 系列的FPGA的IO 口連接。外部時(shí)鐘選用通過FPGA內(nèi)部的硬件邏輯分頻到IMHz的時(shí)鐘。在ISE軟件界面中，使用VHDL語言分別描述發(fā)送編碼部分和接收解碼部分，并根 據(jù)硬件上的發(fā)送和接收的通道數(shù)進(jìn)行例化。其中，例化是FPGA的一種使用方式，通過在 FPGA內(nèi)復(fù)制同種功能單元來實(shí)現(xiàn)更多通道的處理能力。發(fā)送/接收控制器采用有限狀態(tài)機(jī) 來實(shí)現(xiàn)，外部數(shù)據(jù)接口使用FPGA中的Block ram構(gòu)成的雙端口 ram來實(shí)現(xiàn)。綜上所述本實(shí)用新型ARINC4^總線通訊協(xié)議電路不僅實(shí)現(xiàn)了 ARINC4^總線信號(hào) 與并行數(shù)字信號(hào)的轉(zhuǎn)換，且無需使用專門的協(xié)議芯片，便于多通道集成，能夠有效節(jié)約印制 板面積。在Virtex4的LX60中，可以例化高達(dá)51路接收解碼電路和5路編碼發(fā)送電路，其 占用印制板面積不到“HS3282+HS3182”芯片組合的1/8，且大容量緩沖區(qū)(512X32bit)的 使用，使外部處理器的數(shù)據(jù)處理負(fù)擔(dān)大為減輕，從而有效實(shí)現(xiàn)小型化、多通道。
權(quán)利要求1.一種ARINC429總線信號(hào)編解碼電路，其特征在于作為發(fā)送信號(hào)轉(zhuǎn)換芯片的 DEI1072芯片與FPGA相接，作為接收信號(hào)轉(zhuǎn)換芯片的DEI1046與FPGA相接，且共用與FPGA 相接的數(shù)據(jù)總線，其中，所述FPGA芯片內(nèi)集成有編碼器、第一控制寄存器、并串轉(zhuǎn)換器、數(shù) 據(jù)緩沖器、解碼器、串并轉(zhuǎn)換器、第二控制寄存器，其中，編碼器與并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖 器順次相接，同時(shí)，所述編碼器、并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第一控制寄存器相連；所 述解碼器與串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順次相接，同時(shí)，所述解碼器、串并轉(zhuǎn)換器以及數(shù)據(jù) 緩沖器均與第二控制寄存器相連，而且第一控制寄存器、第二控制寄存器以及數(shù)據(jù)緩沖器 均連接與一共同的數(shù)據(jù)總線后與處理器相接。
2.根據(jù)權(quán)利要求1所述的ARINC4^總線信號(hào)編解碼電路，其特征在于其編碼電路中 的并串轉(zhuǎn)換器連接有奇偶校驗(yàn)?zāi)K和地址計(jì)數(shù)模塊。
3.根據(jù)權(quán)利要求1或2所述的ARINC4^總線信號(hào)編解碼電路，其特征在于其解碼電 路中的串并轉(zhuǎn)換器連接有奇偶校驗(yàn)?zāi)K，所述奇偶校驗(yàn)?zāi)K經(jīng)32位鎖存模塊與標(biāo)號(hào)解析 模塊相連。
專利摘要本實(shí)用新型涉及一種ARINC429總線信號(hào)的編解碼電路。本實(shí)用新型ARINC429總線信號(hào)編解碼電路在FPGA上實(shí)現(xiàn)ARINC429通訊。采用“DEI1046+FPGA”的芯片組合實(shí)現(xiàn)ARINC429總線信號(hào)的接收解碼，采用“DEI1072+FPGA”的芯片組合實(shí)現(xiàn)ARINC429總線信號(hào)的編碼發(fā)送。通過硬件描述語言實(shí)現(xiàn)單通道的收發(fā)功能，然后在FPGA上進(jìn)行多通道例化來實(shí)現(xiàn)多通道ARINC429通訊能力。本實(shí)用新型ARINC429總線通訊協(xié)議電路不僅實(shí)現(xiàn)了ARINC429總線信號(hào)與并行數(shù)字信號(hào)的轉(zhuǎn)換，且無需使用專門的協(xié)議芯片，便于多通道集成，能夠有效節(jié)約印制板面積。
文檔編號(hào)H04L1/00GK201869205SQ201020619820
公開日2011年6月15日 申請(qǐng)日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者楊啟勤, 田軍 申請(qǐng)人:陜西千山航空電子有限責(zé)任公司