專利名稱：一種高速突發解調同步裝置的制作方法
技術領域：
本發 明涉及高速突發通信場合的分組快速同步技術，它涉及通信領域中突發通信 中的符號定時同步，特別適用于具有高速調制解調的突發數據通信系統應用。
背景技術：
突發通信廣泛應用于TDMA系統和無線自組織網絡等通信系統中。在這些系統中， 數據通信以突發的方式進行，其信息傳輸是不連續的，這就決定了在這類系統中很難通過 反饋環路實現載波同步和定時同步。通常的解決辦法是在每個突發數據包前插入一個特定 圖案的前導字用于時鐘和載波同步，前導字作為系統開銷降低了數據傳輸效率，對于短突 發數據包而言傳輸效率更低。
發明內容
本發明的目的在于避免上述背景技術中的不足之處而提供一種能夠對抗突發通 信的符號定時同步裝置，本發明基于具有特定圖案的優選序列實現時鐘和載波同步而不是 通過反饋環路實現載波同步和定時同步，采用符號序列能量匹配與門限自適應相結合的方 法實現符號的定時同步。本發明具有同步時間短，效率高的，適用范圍廣，并采用跨層優化 設計，與輔助復分接相結合，在分組同步序列時刻進行開窗處理。即可用于時域均衡系統也 可用于頻域均衡系統、可全數字電路實現等特點，特別適用于具有高速調制解調的突發數 據通信系統應用。本發明的目的是這樣實現的一種高速突發解調同步裝置，它包括模數轉化器、下變頻單元、第一至第二匹配濾 波器、定時恢復單元和譯碼單元，其特征在于還包括幀頭定位單元；所述的模數轉化器的 輸入端口 1外接要解調的數據流，模數轉化器的輸出端口 2接下變頻單元的輸入端口 1 ；下 變頻單元將信號由一路信號變成兩路零頻信號，一路由下變頻單元的輸出端口 2輸入至第 一匹配濾波器的輸入端口 1，另一路由下變頻單元的輸出端口 3輸入至第二匹配濾波器的 輸入端口 1 ；第一匹配濾波器將I路4倍采樣信號進行匹配濾波后由輸出端口 2分別輸入 至幀頭定位單元的輸入端口 1和定時恢復單元的輸入端口 1 ；第二匹配濾波器將Q路4倍 采樣信號進行匹配濾波后由輸出端口 2分別輸入至幀頭定位單元的輸入端口 2和定時恢復 單元的輸入端口 3 ；幀頭定位單元將從第一至第二匹配濾波器輸入的I路、Q路兩路信號快 速捕獲到幀頭后由幀頭定位單元的輸出端口 3輸入到定時恢復單元的輸入端口 2 ；定時恢 復單元運用幀頭定位單元輸出端口 3的幀頭信息和第一至第二匹配濾波器輸出端口 2的符 號信息進行定時恢復單元，得出I路、Q路兩路最佳采樣點信息后由定時恢復單元的輸出端 口 4、5分別輸入至譯碼單元的輸入端口 1和輸入端口 2 ；譯碼單元利用兩路信息進行差分 譯碼單元恢復出比特信息由輸出端口 2輸出。所述的幀頭定位單元由相關峰匹配單元、絕對值匹配單元、滑動相關單元、隊列堆 棧單元、冒泡最大值單元、門限自適應單元和幀頭門限比較單元構成；所述的相關峰匹配單元的輸入端口 1、2分別接收第一至第二匹配濾波器的輸出端口 2輸出的I路、Q路兩路信 號，相關峰匹配單元對經過濾波的信號進行相關峰匹配單元得出能量進行平方和運算由輸 出端口 3輸出至滑動相關單元；滑動相關單元經滑動相關單元后由輸出端口 2輸出到冒泡 最大值單元的輸入端口 1 ；冒泡最大值單元經過冒泡比較運算得出滑動相關單元部分的最 大值作為相關峰由輸出端口 2輸出到幀頭門限比較單元的輸入端口 1 ；絕對值匹配單元的 輸入端口 1、2分別接收第一至第二匹配濾波器的輸出端口 2輸出的I路、Q路兩路信號，絕 對值匹配單元對經過濾波的信號進行絕對值匹配單元得出能量進行平方和運算由輸出端 口 3送至隊列堆棧單元；隊列堆棧單元經堆棧運算后由輸出端口 2輸出到門限自適應單元 的輸入端口 1 ；門限自適應單元經過冒泡比較運算得出自適應門限值由輸出端口 2輸出到 幀頭門限比較單元的輸入端口 2 ；幀頭門限比較單元對由輸入端口 1接收的相關峰值和輸 入端口 2接收的自適應門限值進行比較運算得出幀頭由輸出端口 3送至定時恢復單元的輸 入端口 2用于定時運算。所述的相關峰匹配單元由第一至第二級聯寄存器、第一至第二 M序列乘法器組、 第一至第二累加器、第一至第二平方器和第一加法器構成；所述的第一級聯寄存器的輸入 端口 1接收來自第一匹配濾波器輸出的I路信號后，經第一級聯寄存器的輸出端口 2輸出 到第一M序列乘法器組的輸入端口 1，經過抽頭延時乘法運算由第一M序列乘法器組的輸出 端口 2輸出至第一累加器的輸入端口 1 ；第一平方器的輸入端口 1接收第一累加器的輸出 端口 2輸出的數據，對其進行平方運算由第一平方器的輸出端口 2輸出至第一加法器的輸 出端口 1 ；所述的第二級聯寄存器的輸入端口 1接收來自第二匹配濾波器輸出的Q路信號 后，經過第二級聯寄存器輸出端口 2輸出到第二 M序列乘法器組的輸入端口 1，經過抽頭延 時乘法運算由第二M序列乘法器組的輸出端口 2輸出至第二累加器的輸入端口 1 ；第二平 方器的輸入端口 1接收第二累加器輸出端口 2輸出的數據，對其進行平方運算由第二平方 器的輸出端口 2輸出至第一加法器的輸出端口 2 ；第一加法器對輸入端口 1、2輸入的兩路 信號進行加法運算后由輸出端口 3送至滑動相關單元的輸入端口 1。所述的絕對值匹配單元由第三至第四級聯寄存器、第一至第二絕對值乘法器組、 第三至第四累加器、第三至第四平方器和第二加法器構成；所述的第三級聯寄存器的輸入 端口 1接收來自第一匹配濾波器輸出的I路信號，經過第三級聯寄存器輸出端口 2輸出到 第一絕對值乘法器組的輸入端口 1，經過抽頭延時絕對值乘法運算由第一絕對值乘法器組 的輸出端口 2輸出至第三累加器的輸入端口 1，第三平方器的輸入端口 1接收第三累加器的 數據，對其進行平方運算由第三平方器的輸出端口 2輸出至第二加法器的輸出端口 1 ；所述 的第四級聯寄存器的輸入端口 1接收來自第二匹配濾波器輸出的Q路信號，經過第四級聯 寄存器的輸出端口 2輸出到第二絕對值乘法器組的輸入端口 1，經過抽頭延時絕對值乘法 運算由第二絕對值乘法器組的輸出端口 2輸出至第四累加器的輸入端口 1，第四平方器的 輸入端口 1接收第四累加器輸出端口 2輸出的數據，對其進行平方運算由第四平方器的輸 出端口 2輸出至第二加法器的輸出端口 2 ；第二加法器對輸入端口 1、2輸入的兩路信號進 行加法運算由第二加法器的輸出端口 3送至隊列堆棧單元的輸入端口 1。幀頭定位單元采用自適應門限估計的算法進行幀頭的捕獲和定位，并通過滑動相 關單元的方式獲得最佳相關峰值，采用與自適應門限與相關峰連續比較的方式來獲得幀 頭。
相關峰匹配單元、絕對值匹配單元均采用多個符號樣值的累積能量，進行控制和 調整符號定時。本發明相比背景 技術具有如下優點1.本發明采用用擴頻序列具有尖銳的自相關峰值的特性，在接收端采用數字匹配 濾波器提取相關峰實現分組同步。為提高數據傳輸效率，同步序列要盡可能的短。2.本發明突發解調器均以4倍符號時鐘工作，信號下變頻后，I、Q兩路基帶信號首 先通過平方根升余弦匹配濾波器完成匹配。基帶信號再分為兩路，一路以一個突發為單位 存儲數I、Q兩路基帶信號，用于數據解調；另一路進入自適應門限快速同步器，便于硬件實 現。3.本發明采用跨層優化設計，與輔助復分接相結合，在分組同步序列時刻進行開 窗處理。由于采用了自適應門限算法，后面的數據是隨機的，有可能會出現與分組同步序列 后相似的序列，產生假同步。為了防止出現這種情況，復分接器通過動態時延調整算法，在 分組同步序列到來時刻，給解調器一個開窗信號。解調器認為只有在窗內出現的相關峰才 能作為同步信號，大大降低了虛警的概率。4.本發明不僅可全數字電路實現等特點，特別適用于具有高速調制解調的突發數 據通信系統應用。
圖1是本發明實施例的電原理方框圖。圖2是本發明幀頭定位單元4的電原理方框圖。圖3是本發明相關峰匹配單元7的電原理方框圖。圖4是本發明絕對值匹配單元8的電原理方框圖。
具體實施例方式參照圖1至圖4，本發明模數轉化器(A/D)l、下變頻單元2、第一至第二匹配濾波 器3-1至3-2、幀頭定位4、定時恢復5、譯碼6 ；如圖1所示，圖1是本發明實施例的電原理 方框圖，實施例按圖1連接線路。其中模數轉化器(A/D)l的作用是將解調信號進行模數轉 換；下變頻單元2的作用是對信號進行下變頻處理，將中頻信號變為低頻基帶信號，并利用 一路信號恢復出兩路信息。第一至第二匹配濾波器3-1至3-2的作用是濾除信號中的噪聲 和鏡像頻率，得出更準確的信息便于后面更好的解調；幀頭定位4的作用是利用相關峰和 自適應門限值恢復出幀頭信息，實現快速定位和幀頭的捕獲；定時恢復5利用幀頭進行計 數和濾波延遲后的I路、Q路信息運用相位估計算法、改變內插點的位置恢復出最佳采樣點 信息；譯碼6根據最佳采樣點信息進行差分譯碼恢復出比特信息。實施例1模數轉化器(A/ D) 1、下變頻單元2、第一至第二匹配濾波器3-1至3-2、幀頭定位4、定時恢復5、譯碼6均采 用美國Altera公司生產的Cyclone Π系列FPGA芯片制作。本發明幀頭定位4的作用是通過幀頭的捕獲來實現快速定位，它由相關峰匹配7、 絕對值匹配8、滑動相關單元9、隊列堆棧10、冒泡最大值單元11、門限自適應12、幀頭門限 比較13構成。如圖2所示，圖2是本發明幀頭定位4的電原理方框圖，實施例按圖2連接 線路。其中相關峰匹配7實現幀頭匹配，絕對值匹配8的作用的幀頭絕對值匹配運算，滑動相關單元9的作用是找出最佳相關峰、隊列堆棧10的作用是與滑動相關單元9相匹配，冒 泡最大值單元11的作用是得出最大相關峰、門限自適應12實現門限自適應，幀頭門限比較 13通過比較相關峰值和自適應門限值得出幀頭位置實現幀頭的快速捕獲。實施例幀頭定位 4中的相關峰匹配7、絕對值匹配8、滑動相關單元9、隊列堆棧10、冒泡最大值單元11、門限 自適應12、幀頭門限比較13均采用美國Altera公司生產的Cyclone Π系列FPGA芯片制 作。本發明相關峰匹配7的作用是通過滑動相關單元得出最佳相關峰；它由第一至第 二級聯寄存器14-1至14-2、第一至第二 M序列乘法器組15-1至15_2、第一至第二累加器 16-1至16-2、第一至第二平方器17-1至17-2、第一加法器18構成；如圖3所示，圖3是本 發明相關峰匹配7的電原理方框圖，實施例按圖3連接線路。第一至第二級聯寄存器14-1 至14-2的作用是對I路和Q路兩路信號進行緩存；第一至第二M序列乘法器組15-1至15_2 對幀頭緩存器中的信息進行抽頭延遲相乘，第一至第二累加器16-1至16-2的作用是將32 位幀頭匹配相乘計算的信息進行累加，然后經第一至第二平方器17-1至17-2進行平方運 算分別得出I路和Q路的能量信息，第一加法器18的作用是將兩路信息進行相加得出相關 峰值。實施例相關峰匹配7中的第一至第二級聯寄存器14-1至14-2、第一至第二M序列乘 法器組15-1至15-2、第一至第二累加器16-1至16-2、第一至第二平方器17_1至17_2、第 一加法器18均采用美國Altera公司生產的Cyclone Π系列FPGA芯片制作。本發明絕對值匹配8的作用是通過滑動相關單元得出最佳相關峰；它由第三至第 四級聯寄存器19-1至19-2、第一至第二絕對值乘法器組20-1至20-2、第三至第四累加器 21-1至21-2、第三至第四平方器22-1至22-2、第二加法器23構成；如圖4所示，圖4是本發 明絕對值匹配8的電原理方框圖，實施例按圖3連接線路。第三至第四級聯寄存器19-1至 19-2的作用是對I路和Q路兩路信號進行緩存，第一至第二絕對值乘法器組20-1至20-2對 幀頭緩存器中的信息進行抽頭延遲絕對值相乘，第三至第四累加器21-1至21-2的作用是 將32位幀頭匹配絕對值相乘計算的信息進行累加，然后經第三至第四平方器22-1至22-2 進行平方運算分別得出I路和Q路的能量信息，第二加法器23的作用是將兩路信息進行相 加得出相關峰值。實施例絕對值匹配8中的第三至第四級聯寄存器19-1至19-2、第一至第 二絕對值乘法器組20-1至20-2、第三至第四累加器21-1至21-2、第三至第四平方器22_1 至22-2、第二加法器23均采用美國Altera公司生產的Cyclone Π系列FPGA芯片制作。本發明簡要工作原理如下 模數轉化器(A/D) 1將由AGC送來的解調信號數據流進行模數轉換，得出數字信號 信息經下變頻單元2進行下變頻處理，將中頻信號變為低頻基帶信號，并利用一路信號恢 復出I路、Q路兩路信息。第一至第二匹配濾波器3-1至3-2分別濾除信號中的噪聲和鏡 像頻率，得出4倍采樣信息以便于后面更好的解調；幀頭定位4利用4倍采樣信息一方面與 幀頭M序列相匹配得出相關峰，另一方面與幀頭M序列絕對值相匹配得出自適應門限值，并 著這兩個值進行滑動相關單元和比較，實現快速定位和幀頭的捕獲；得出的幀頭信息送至 定時恢復5，定時恢復5利用幀頭進行計數和濾除了噪聲和鏡像頻率的I路、Q路信息運用 相位估計算法、改變內插點的位置恢復出最佳采樣點信息；譯碼6根據最佳采樣點信息進 行差分譯碼恢復出比特信息，送至輔助復分接單元進行進一步的處理和運算。
權利要求
1.一種高速突發解調同步裝置，它包括模數轉化器(1)、下變頻單元(2)、第一至第二 匹配濾波器(3-1、3-2)、定時恢復單元(5)和譯碼單元(6)，其特征在于還包括幀頭定位單 元(4)；所述的模數轉化器(1)的輸入端口 1外接要解調的數據流，模數轉化器(1)的輸出 端口 2接下變頻單元(2)的輸入端口 1 ；下變頻單元(2)將信號由一路信號變成兩路零頻 信號，一路由下變頻單元(2)的輸出端口 2輸入至第一匹配濾波器(3-1)的輸入端口 1，另 一路由下變頻單元(2)的輸出端口 3輸入至第二匹配濾波器(3-2)的輸入端口 1 ；第一匹 配濾波器(3-1)將I路4倍采樣信號進行匹配濾波后由輸出端口 2分別輸入至幀頭定位單 元(4)的輸入端口 1和定時恢復單元(5)的輸入端口 1 ；第二匹配濾波器(3-2)將Q路4倍 采樣信號進行匹配濾波后由輸出端口 2分別輸入至幀頭定位單元(4)的輸入端口 2和定時 恢復單元(5)的輸入端口 3 ；幀頭定位單元(4)將從第一至第二匹配濾波器(3-1、3-2)輸 入的I路、Q路兩路信號快速捕獲到幀頭后由幀頭定位單元(4)的輸出端口 3輸入到定時 恢復單元(5)的輸入端口 2 ；定時恢復單元(5)運用幀頭定位單元(4)輸出端口 3的幀頭 信息和第一至第二匹配濾波器(3-1、3-2)輸出端口 2的符號信息進行定時恢復單元，得出 I路、Q路兩路最佳采樣點信息后由定時恢復單元(5)的輸出端口 4、5分別輸入至譯碼單元 (6)的輸入端口 1和輸入端口 2 ；譯碼單元(6)利用兩路信息進行差分譯碼單元恢復出比特 信息由輸出端口 2輸出。
2.根據權利要求1所述的一種高速突發解調同步裝置，其特征在于所述的幀頭定位 單元(4)由相關峰匹配單元(7)、絕對值匹配單元(8)、滑動相關單元(9)、隊列堆棧單元 (10)、冒泡最大值單元(11)、門限自適應單元(12)和幀頭門限比較單元(13)構成；所述的 相關峰匹配單元(7)的輸入端口 1、2分別接收第一至第二匹配濾波器(3-1、3-2)的輸出端 口 2輸出的I路、Q路兩路信號，相關峰匹配單元(7)對經過濾波的信號進行相關峰匹配單 元得出能量進行平方和運算由輸出端口 3輸出至滑動相關單元(9)；滑動相關單元(9)經 滑動相關單元后由輸出端口 2輸出到冒泡最大值單元(11)的輸入端口 1 ；冒泡最大值單 元(11)經過冒泡比較運算得出滑動相關單元部分的最大值作為相關峰由輸出端口 2輸出 到幀頭門限比較單元(13)的輸入端口 1 ；絕對值匹配單元(8)的輸入端口 1、2分別接收第 一至第二匹配濾波器(3-1、3-2)的輸出端口 2輸出的I路、Q路兩路信號，絕對值匹配單元 (8)對經過濾波的信號進行絕對值匹配單元得出能量進行平方和運算由輸出端口 3送至隊 列堆棧單元(10)；隊列堆棧單元(10)經堆棧運算后由輸出端口 2輸出到門限自適應單元 (12)的輸入端口 1 ；門限自適應單元(12)經過冒泡比較運算得出自適應門限值由輸出端口 2輸出到幀頭門限比較單元(13)的輸入端口 2 ；幀頭門限比較單元(13)對由輸入端口 1接 收的相關峰值和輸入端口 2接收的自適應門限值進行比較運算得出幀頭由輸出端口 3送至 定時恢復單元(5)的輸入端口 2用于定時運算。
3.根據權利要求2所述的一種高速突發解調同步裝置，其特征在于所述的相關峰匹 配單元(7)由第一至第二級聯寄存器(14-1、14-2)、第一至第二 M序列乘法器組(15-1、 15-2)、第一至第二累加器(16-1、16-2)、第一至第二平方器(17-1,17-2)和第一加法器 (18)構成；所述的第一級聯寄存器(14-1)的輸入端口 1接收來自第一匹配濾波器(3-1) 輸出的I路信號后，經第一級聯寄存器(14-1)的輸出端口 2輸出到第一 M序列乘法器組 (15-1)的輸入端口 1，經過抽頭延時乘法運算由第一 M序列乘法器組(15-1)的輸出端口 2 輸出至第一累加器(16-1)的輸入端口 1 ；第一平方器(17-1)的輸入端口 1接收第一累加器(16-1)的輸出端口 2輸出的數據，對其進行平方運算由第一平方器(17-1)的輸出端口 2輸出至第一加法器(18)的輸出端口 1 ；所述的第二級聯寄存器(14-2)的輸入端口 1接收 來自第二匹配濾波器(3-2)輸出的Q路信號后，經過第二級聯寄存器(14-2)輸出端口 2輸 出到第二 M序列乘法器組(15-2)的輸入端口 1，經過抽頭延時乘法運算由第二 M序列乘法 器組(15-2)的輸出端口 2輸出至第二累加器(16-2)的輸入端口 1 ；第二平方器(17-2)的 輸入端口 1接收第二累加器(16-2)輸出端口 2輸出的數據，對其進行平方運算由第二平方 器(17-2)的輸出端口 2輸出至第一加法器(18)的輸出端口 2 ；第一加法器(18)對輸入端 口 1、2輸入的兩路信號進行加法運算后由輸出端口 3送至滑動相關單元(9)的輸入端口 1。
4.根據權利要求2所述的一種高速突發解調同步裝置，其特征在于所述的絕對值匹 配單元(8)由第三至第四級聯寄存器(19-1、19-2)、第一至第二絕對值乘法器組(20-1、 20-2)、第三至第四累加器(21-1、21-2)、第三至第四平方器(22-1,22-2)和第二加法器 (23)構成；所述的第三級聯寄存器(19-1)的輸入端口 1接收來自第一匹配濾波器(3-1)輸 出的I路信號，經過第三級聯寄存器(19-1)輸出端口 2輸出到第一絕對值乘法器組(20-1) 的輸入端口 1，經過抽頭延時絕對值乘法運算由第一絕對值乘法器組(20-1)的輸出端口 2 輸出至第三累加器(21-1)的輸入端口 1，第三平方器(22-1)的輸入端口 1接收第三累加 器(21-1)的數據，對其進行平方運算由第三平方器(22-1)的輸出端口 2輸出至第二加法 器(23)的輸出端口 1 ；所述的第四級聯寄存器(19-2)的輸入端口 1接收來自第二匹配濾波 器(3-2)輸出的Q路信號，經過第四級聯寄存器(19-2)的輸出端口 2輸出到第二絕對值乘 法器組(20-2)的輸入端口 1，經過抽頭延時絕對值乘法運算由第二絕對值乘法器組(20-2) 的輸出端口 2輸出至第四累加器(21-2)的輸入端口 1，第四平方器(22-2)的輸入端口 1接 收第四累加器(21-2)輸出端口 2輸出的數據，對其進行平方運算由第四平方器(22-2)的 輸出端口 2輸出至第二加法器(23)的輸出端口 2 ；第二加法器(23)對輸入端口 1、2輸入 的兩路信號進行加法運算由第二加法器(23)的輸出端口 3送至隊列堆棧單元(10)的輸入 端口 1。
5.根據權利要求1或2所述的一種高速突發解調同步裝置，其特征在于幀頭定位單 元(4)采用自適應門限估計的算法進行幀頭的捕獲和定位，并通過滑動相關單元的方式獲 得最佳相關峰值，采用與自適應門限與相關峰連續比較的方式來獲得幀頭。
6.根據權利要求2所述的一種高速突發解調同步裝置，其特征在于相關峰匹配單元 (7)、絕對值匹配單元(8)均采用多個符號樣值的累積能量，進行控制和調整符號定時。
全文摘要
本發明公開了一種高速突發解調同步裝置，涉及通信領域中突發通信中的符號定時同步，包括模數轉化器、下變頻單元、第一至第二匹配濾波器、定時恢復單元和譯碼單元，還包括幀頭定位單元。本發明基于具有特定圖案的優選序列實現時鐘和載波同步而不是通過反饋環路實現載波同步和定時同步，采用符號序列能量匹配與門限自適應相結合的方法實現符號的定時同步。本發明具有同步時間短，效率高，適用范圍廣的特點，并采用跨層優化設計，與輔助復分接相結合，在分組同步序列時刻進行開窗處理。
文檔編號H04L25/03GK102045832SQ201010568939
公開日2011年5月4日 申請日期2010年12月2日 優先權日2010年12月2日
發明者盧泳兵, 張永杰, 石玉景 申請人:中國電子科技集團公司第五十四研究所