專利名稱：一種實現多虛級聯組成員排序的方法及裝置的制作方法
技術領域：
本發明涉及光通信領域中虛級聯技術。尤其涉及LCAS處理中多VCG情況下的成 員排序實現。
背景技術：
在同步數字系列(SDH，Synchronous Digital Hierarchy)系統承載業務的時候， 不同等級的同步傳輸模塊(STM，Synchronous Transfer Module)對應不同等級的傳輸速率 如圖1所示。某些被傳送的信息凈荷與SDH的各種虛容器的標準速率不完全匹配，如圖像 編碼信號及IP路由器信號等，產生了級聯技術。利用級聯技術可以動態調整傳輸業務的帶 寬，級聯技術有相鄰級聯和虛級聯。相鄰級聯(Contiguous Concatenation)是將在同一個STM-N (SDH信號的幀結構， ITU-T規定STM-N的幀采用以字節為單位的矩形塊狀結構，是9行X270XN列的塊狀幀結 構，如圖2所示)中，利用相鄰的C-n級聯成C-n-XC，成為整體結構進行傳輸，相鄰級聯在整 個傳輸的過程中必須保持連續的帶寬。這種技術需要網絡中所經過的所有網元設備的均支 持相鄰級聯的處理，應用受到限制。虛級聯(Virtual Concatenation)是將多個相鄰或不相鄰的較小虛容器復用為一 個較大的虛容器，并且這些較小的虛容器在傳送過程中相互獨立，而在傳輸的終結點將這 些較小的虛容器重新組合成一個相鄰帶寬，如圖3所示的VC-4-Xv虛級聯組示意圖。這就 僅要求在通道開始和終結的網元支持虛級聯功能，對于中間經歷的網元不作要求，因此，虛 級聯有著更寬松的應用環境，也容易推廣。虛級聯傳輸的時候，在傳輸過程中相互獨立的這些容器都有個成員序號，用來標 識這些容器在源端裝載數據流的順序，這些次序經過傳輸之后已經被打亂，需要在宿端重 新恢復其成員序列號用于恢復數據流。根據LCAS (Link Capacity Adjustment Scheme)協議，每個 VCG 包括成員序列號 在內的LCAS信息都是在當前復幀傳送而指示下一復幀狀態信息，因此，在單VCG(虛級聯 組，Virtual Concatenation Group)成員排序的情況下，可以在獲取完LCAS信息之后，進 行成員排序，排好序后，等到下一復幀開始的時候開始啟用。在多虛級聯組傳送的時候，由 于各個VCG獲取LCAS信息的時間和下一復幀開始的時間是相互獨立而且不確定的，因此需 要給每個VCG配置一個排序電路，各自獨立根據各自LCAS信息接收的進度進行成員排序。 但是，這樣將耗費比較多的硬件邏輯資源，尤其是VCG個數比較多的情況。
發明內容
本發明所要解決的技術問題是，提供一種實現多VCG成員排序的方法及裝置，以 降低在多VCG情況下的硬件邏輯資源消耗。為了解決上述問題，本發明公開了一種實現多虛級聯組(VCG)成員排序的方法， 包括
按照各VCG中最晚到達成員的到達時間的先后順序，確定到達的所有VCG的排序 隊列，并對排列隊列中各VCG依次進行成員排序；調用各VCG的成員排序結果。進一步地，上述方法中，調用各VCG的成員排序結果指設置VCG的讀方向復幀幀頭開始時間，若所述讀方向復幀幀頭開始時間到達，則 讀取該復幀對應的VCG的成員排序結果，其中，讀方向復幀幀頭開始時間比該VCG的上一寫 方向復幀中最晚到達成員對應的子幀結尾時刻至少延遲排序到調用排序結果的允許時間 間隔。其中，所述排序到調用排序結果的允許時間間隔的值是，所有VCG同時到達時成 員排序所需的總時間Tl和所有VCG分散到達時成員排序所需的時間T2中的較大值。所有VCG同時到達時成員排序所需的總時間Tl指一個VCG進行成員排序所需要的時間與所支持的VCG個數的乘積。所有VCG分散到達時成員排序所需的時間T2指一個VCG內最晚到達成員對應的通道的復幀中最后一個子幀中H4或者K4字節到 來時與該通道下一復幀幀頭到來時的時間間隔。VCG最晚到達成員的到達時間指比較VCG的各個成員對應的各復幀中最后一個子幀中H4或者K4字節的到達時 間，最晚到達的子幀中H4或者K4字節的到達時間為該VCG最晚到達成員的到達時間。本發明還公開了一種實現多虛級聯組(VCG)成員排序的裝置，包括隊列排序模 塊、排序電路模塊和調用模塊，其中所述隊列排序模塊，用于按照各VCG中最晚到達成員的到達時間的先后順序，確 定到達的所有VCG的排序隊列；所述排序電路模塊，用于對所述隊列排序模塊所確定的排列隊列中各VCG依次進 行成員排序；所述調用模塊，在各VCG依次進行成員排序后，調用所述排序電路模塊處理后的 各VCG的成員排序結果。進一步地，上述裝置中，所述調用模塊，設置VCG的讀方向復幀幀頭開始時間，若 所述讀方向復幀幀頭開始時間到達，則從所述排序電路模塊讀取該VCG的成員排序結果， 其中，該VCG的讀方向復幀幀頭開始的時間比該VCG的上一寫方向復幀中最晚到達成員對 應的子幀結尾時刻至少延遲排序到調用排序結果的允許時間間隔。其中，所述排序到調用排序結果的允許時間間隔的值是，所有VCG同時到達時成 員排序所需的總時間Tl和所有VCG分散到達時成員排序所需的時間T2中的較大值；其中，所有VCG同時到達時成員排序所需的總時間Tl指一個VCG進行成員排序 所需要的時間與所支持的VCG個數的乘積；所有VCG分散到達時成員排序所需的時間T2指一個VCG內最晚到達成員對應的 通道的復幀中最后一個子幀中H4或者K4字節到來時與該通道下一復幀幀頭到來時的時間 間隔。VCG最晚到達成員的到達時間指比較VCG的各個成員對應的各復幀中最后一個 子幀中H4或者K4字節的到達時間，最晚到達的子幀中H4或者K4字節的到達時間為該VCG
5最晚到達成員的到達時間。本發明技術方案能通過一個排序電路有效實現多VCG的成員排序，大幅度降低了 邏輯資源消耗。
圖1為ITU-T G. 707建議規范的SDH(同步數字體系)標準速率；圖2為G. 707建議的SDH STM-N幀結構；圖3為虛級聯映射得到的VC-4-Xv示意圖；圖4 (a)為本發明實施例1中宿端對到達的各VCG的處理示意圖；圖4(b)為本發明實施例1中排序電流各VCG的處理示意圖；圖5為本發明實施例1的處理流程圖。
具體實施例方式下面結合附圖和具體實施方式
對本發明的較佳實施例作進一步詳細說明。—種實現多虛級聯組成員排序的裝置，至少包括隊列排序模塊、排序電路模塊和 調用模塊。隊列排序模塊，用于按照各VCG中最晚到達成員的到達時間的先后順序，確定到 達的所有VCG的排序隊列；VCG最晚到達成員的到達時間指比較VCG的各個成員對應的各復幀(即VCG的 寫方向復幀)中最后一個子幀中H4或者K4字節的到達時間，最晚到達的子幀中H4或者K4 字節的到達時間為該VCG最晚到達成員的到達時間。排序電路模塊，用于對隊列排序模塊所確定的排列隊列中各VCG依次進行成員排 序；調用模塊，在各VCG依次進行成員排序后，調用排序電路模塊處理后的各VCG的成 員排序結果。具體地，調用模塊，設備VCG的讀方向復幀幀頭開始時間，若讀方向復幀幀頭開始 時間到達，則從排序電路模塊讀取該VCG的成員排序結果，其中，該VCG的讀方向復幀幀頭 開始時間比該VCG的上一寫方向復幀中最晚到達成員對應的子幀結尾時刻至少延遲排序 到調用排序結果的允許時間間隔，例如，為VCG的讀方向復幀中幀號為3復幀設置開始時間 時，所設置的開始時間比VCG的上一寫方向復幀(其幀號即為2)中最晚到達成員對應的子 幀結尾時刻至少延遲排序到調用排序結果的允許時間間隔；其中，排序到調用排序結果的允許時間間隔的值是，所有VCG同時到達時成員排 序所需的總時間Tl和所有VCG分散到達時成員排序所需的時間T2中的較大值；所有VCG同時到達時成員排序所需的總時間Tl指一個VCG進行成員排序所需要 的時間與所支持的VCG個數的乘積；所有VCG分散到達時成員排序所需的時間T2指一個VCG內最晚到達成員對應的 通道的復幀中最后一個子幀中H4或者K4字節到來時與該通道下一復幀幀頭到來時的時間 間隔。下面以具體應用場景說明上述裝置實現多虛級聯組成員排序的過程。
本實施例以k個待排序的虛級聯組為例，說明多VCG成員排序的過程。其中，待排
序的k個虛級聯組為VCG1、VCG2........VCGk，如圖4所示。在源端，根據配置，每個虛級聯
組內的成員都有2個屬性，一個是VC(通道編號)，一個是成員序列號，例如，圖4中，VCG#1 有4個成員，VCGtn對應的VC通道號分別是1、2、3、4，各VC通道對應的成員序列號分別是 0、3、2、1 ；VCG#2有5個成員，VCG#2對應的VC通道號分別是5、6、7、8、9，各VC通道對應的
成員序列號分別是3、2、4、1、0;...... ；乂〇6#1^有3個成員，VCG#k對應的VC通道號分別是
i-2、i-l、i，各VC通道對應的成員序列號分別是0、2、1。其中，成員序列號是源端發送的虛 級聯信息，高階虛級聯存儲在H4字節中，低階虛級聯存儲在K4字節中。該過程如圖5所示， 包括如下步驟步驟501 宿端提取并存儲VCG各個成員的成員序列號(SQ)信息；該步驟中，宿端虛級聯恢復模塊通過提取各通道復幀中H4或者K4字節的信息，從 而得到每個VC通道所屬于的成員序列號，將這些信息存儲在RAM中，供排序開始時讀取；本實施例中，經過提取得到，VCG#1的VC通道1、2、3、4的成員序列號分別是0、3、
2、1 ；VCG#2的VC通道5、6、7、8、9的成員序列號分別是3、2、4、1、0 ；...... ；VCG#k的VC通
道i-2、i-1、i的成員序列號分別是0、2、1。步驟502 宿端對同一 VCG的各個通道復幀號和復幀內的偏移作為時間信息進行 比較，找到同一 VCG中最晚到達通道(該通道對應的成員即為最晚到達的成員)；其中，每個VCG的所有成員到達宿端的時間并不是完全相同的，有一定的延時，只 有一個VCG的所有通道的所有H4或者K4字節到來，才能提取到該VCG的所有通道的成員 序列號信息，才能進行成員排序，因此，本發明中通過最晚到達通道(即表示最晚到達的成 員)的信息來控制排序啟動的時刻；具體地，宿端可以通過各通道自身攜帶的復幀信息作為大的時間信息，以字節計 數器記錄各個成員在復幀內的偏移時間信息，即得到成員的到達時間信息，然后對同一個 VCG的各個通道進行比較，得到最晚到達VC通道，該VC通道所屬的成員即為最晚到達的成 員；本實施例中，經過比較，VCG#1最晚到達VC通道是3 ；VCG#2最晚到達VC通道是 #5 ；...... ;乂〇6#1^最晚到達￥(通道是丨，見圖4(幻。步驟503 以每個VCG中最晚到達通道的復幀中最后一個子幀中H4或者K4字節 到來時(即各VCG中最晚到達成員的到達時間信息)作為該VCG成員排序許可標志，將該 VCG編入隊列中等候；當某個VCG的最晚到達成員對應的子幀中H4或者K4字節到來時，表示該VCG的所 有成員的相同復幀的結尾均已到來，此時可以對該VCG進行成員排序，但是，由于是多VCG 成員排序，因此，并不一定能馬上進行排序，這個時候，可以依據排隊的策略(即按照各VCG 成員排序許可標志的確定時間的先后順序排隊)，編入排序等待隊伍，排序完之后退出隊伍。本實施例中，k個VCG排隊的順序是1........k、2。步驟504 確定排序到調用排序結果的允許時間間隔，以保證在需要調用排序結 果前完成所有VCG的成員排序，其中，該排序到調用排序結果的允許時間間隔的值是，所有 VCG同時到達時成員排序所需的總時間Tl和一個VCG內最晚到達通道的復幀中最后一個子幀的H4或者K4位置與下一復幀幀頭開始的時間間隔T2中的較大值；具體地，計算好排序一個VCG需要的時間Vi，以這個時間Vi乘以支持的VCG個數 (本實施例中即為k)得到一時間間隔ViXk(即為Tl)，以及一個VCG內最晚到達成員對應 的通道的復幀中最后一個子幀中H4或者K4字節到來時與該通道下一復幀幀頭到來時的時 間間隔Ti (即為T2)，將時間間隔ViXk和時間間隔Ti中較長的時間間隔作為排序到調用 排序結果的允許時間間隔；這主要是因為確定排序到調用排序結果的允許時間間隔時，要考慮到最緊湊情況 下(即每個VCG的最晚到達通道的復幀結尾時刻同時到來或者相繼到來)能保證需要調用 排序結果前完成成員排序，此時，排序到調用排序結果的允許時間間隔至少為所有VCG成 員排序需要的時間總和Tl (即Vi X k)。還要考慮到另一個邊界情況，即某個VCG的最晚到 達通道的復幀中最后一個子幀的H4或者K4字節到來的時刻無其他VCG在等待排序(即該 VCG可立即啟動排序)，此時，排序到調用排序結果的允許時間間隔為VCG內最晚到達通道 的復幀中最后一個子幀的H4或者K4字節到來時與下一個VCG內最早到達通道的復幀幀頭 的時間間隔T2(即Ti)。因此，為了保證各種情況下需要調用排序結果前都已完成成員排 序，要比較ViXk和Ti，從中選擇較長的時間作為排序到調用排序結果的允許時間，其中， Ti是由幀結構決定的，是固定值，Vi是由排序算法決定的，k是VCG個數，由應用環境決定。該步驟中，可以通過設置VCG的讀方向復幀幀頭開始時間以保證排序到調用排序 結果的允許時間間隔的實現，即設置VCG的讀方向復幀幀頭開始時間，使得設置后VCG的讀 方向復幀幀頭開始時間比該VCG的上一寫方向復幀中最晚到達成員對應的子幀結尾時刻 (即該VCG的最晚到達通道復幀中最后一個子幀的H4或者K4字節到來的時刻)至少延遲 排序到調用排序結果的允許時間間隔。在本實施例中，如圖4(b)所示，通過控制開始調用上次排序結果的時間點，保證 需要調用排序結果的時間點，不早于完成全部VCG排序所需要的時間。例如，以VCG#1作為 基準，在VCGtn最晚到達通道的復幀結尾到來之前，也還沒有其他VCG編入等待排序的隊 列；當VCG#1最晚到達通道的復幀結尾到來的同時或者隨后，其它VCG也都同時到來或者相 繼到來；因而，這是理論上的最緊湊排序情況，通過調節每個VCG下一復幀開始的時刻，也 就是需要調用排序結果的時刻，來保證所支持的全部VCG即使是同時到來或者相繼到來， 依然能按時完成排序。步驟505 對各個VCG進行查詢，對已經編入等候隊列的VCG依次進行成員排序；該步驟只需要對進入排序流程的VCG進行成員排序即可。其中，排序電路模塊根 據排隊隊列依次對等候隊列中的VCG進行排序；在本實施例中，如圖4(b)所示，根據步驟503的隊列排序結果，k個VCG排隊的順
序是1........k、2，則步驟505進行排序的VCG順序也是1........k、2。先進行VCG#1的成
員排序，排序結果是SQ為0、1、2、3、4的5個成員分別對應通道9、8、6、5、7 ；依次進行，然后
進行VCG#k的排序，排序結果是SQ為0、1、2的3個成員分別對應通道i-2、i、i-l ；......；
最后進行VCG#2的排序，排序結果是SQ為0、1、2、3的4個成員分別對應通道1、4、3、2。步驟506 每個VCG排序結束后，將排序結果存儲到RAM中，當滿足所確定的排序 到調用排序結果的允許時間間隔時，可查詢排序結果，其中，成員次序恢復模塊根據每個 VCG的恢復序列號依次讀取對應的VC通道，完成成員排序的全部過程；
該步驟中，滿足所確定的排序到調用排序結果的允許時間間隔指VCG的讀方向 復幀幀頭開始時間到達時，讀取排序結果，其中，VCG的讀方向復幀幀頭開始時間比該VCG 的上一寫方向復幀中最晚到達成員對應的子幀結尾時刻(即該VCG最晚到達通道的復幀結 尾時刻)至少延遲排序到調用排序結果的允許時間間隔。在上述流程中，步驟504中確定排序到調用排序結果的允許時間間隔可以是在步 驟501或502之前任一步操作，即排序到調用排序結果的允許時間間隔也可以事先配置。從上述實施例可以看出，本發明技術方案用一個成員排序電路即可實現多VCG的 成員排序，因此，相比現有技術，大大降低了多VCG情況下的硬件邏輯資源消耗。總之，本發明并不限于上述實施方式，在不脫離本發明的精神和范圍內，任何熟悉 本技術領域的技術人員在本發明揭露的技術范圍內，可輕易想到的變化或替換，都應該落 在本發明的保護范圍之內。
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權利要求
一種實現多虛級聯組(VCG)成員排序的方法，其特征在于，該方法包括按照各VCG中最晚到達成員的到達時間的先后順序，確定到達的所有VCG的排序隊列，并對排列隊列中各VCG依次進行成員排序；調用各VCG的成員排序結果。
2.如權利要求1所述的方法，其特征在于，調用各VCG的成員排序結果指設置VCG的讀方向復幀幀頭開始時間，若所述讀方向復幀幀頭開始時間到達，則讀取 該VCG的成員排序結果，其中，VCG的讀方向復幀幀頭開始時間比該VCG的上一寫方向復幀 中最晚到達成員對應的子幀結尾時刻至少延遲排序到調用排序結果的允許時間間隔。
3.如權利要求2所述的方法，其特征在于，所述排序到調用排序結果的允許時間間隔的值是，所有VCG同時到達時成員排序所需 的總時間Tl和所有VCG分散到達時成員排序所需的時間T2中的較大值。
4.如權利3所述的方法，其特征在于，所有VCG同時到達時成員排序所需的總時間Tl指一個VCG進行成員排序所需要的時間與所支持的VCG個數的乘積。
5.如權利要求3所述的方法，其特征在于，所有VCG分散到達時成員排序所需的時間T2指一個VCG內最晚到達成員對應的通道的復幀中最后一個子幀中H4或者K4字節到來時 與該通道下一復幀幀頭到來時的時間間隔。
6.如權利要求4或5所述的方法，其特征在于，VCG最晚到達成員的到達時間指比較VCG的各個成員對應的各復幀中最后一個子幀中H4或者K4字節的到達時間，最 晚到達的子幀中H4或者K4字節的到達時間為該VCG最晚到達成員的到達時間。
7.一種實現多虛級聯組(VCG)成員排序的裝置，其特征在于，該裝置包括隊列排序模 塊、排序電路模塊和調用模塊，其中所述隊列排序模塊，用于按照各VCG中最晚到達成員的到達時間的先后順序，確定到 達的所有VCG的排序隊列；所述排序電路模塊，用于對所述隊列排序模塊所確定的排列隊列中各VCG依次進行成 員排序；所述調用模塊，在各VCG依次進行成員排序后，調用所述排序電路模塊處理后的各VCG 的成員排序結果。
8.如權利要求7所述的裝置，其特征在于，所述調用模塊，設置VCG的讀方向復幀幀頭開始時間，若所述讀方向復幀幀頭開始時 間到達，則從所述排序電路模塊讀取該VCG的成員排序結果，其中，VCG的讀方向復幀幀頭 開始時間比該VCG的上一寫方向復幀中最晚到達成員對應的子幀結尾時刻至少延遲排序 到調用排序結果的允許時間間隔。
9.如權利要求8所述的裝置，其特征在于，所述排序到調用排序結果的允許時間間隔的值是，所有VCG同時到達時成員排序所需 的總時間Tl和所有VCG分散到達時成員排序所需的時間T2中的較大值；其中，所有VCG同時到達時成員排序所需的總時間Tl指一個VCG進行成員排序所需要的時間與所支持的VCG個數的乘積；所有VCG分散到達時成員排序所需的時間T2指一個VCG內最晚到達成員對應的通 道的復幀中最后一個子幀中H4或者K4字節到來時與該通道下一復幀幀頭到來時的時間間隔。
10.如權利要求9所述的裝置，其特征在于，VCG最晚到達成員的到達時間指比較VCG的各個成員對應的各復幀中最后一個子幀 中H4或者K4字節的到達時間，最晚到達的子幀中H4或者K4字節的到達時間為該VCG最 晚到達成員的到達時間。
全文摘要
本發明公開了一種實現多虛級聯組成員排序的方法及裝置，涉及光通信領域中虛級聯技術。本發明方法包括按照各VCG中最晚到達成員的到達時間的先后順序，確定到達的所有VCG的排序隊列，并對排列隊列中各VCG依次進行成員排序；當設定的排序到調用排序結果的允許時間間隔到達時，調用各VCG的成員排序結果。本發明技術方案能通過一個排序電路有效實現多VCG的成員排序，大幅度降低了邏輯資源消耗。
文檔編號H04J3/16GK101938320SQ20101027602
公開日2011年1月5日 申請日期2010年9月7日 優先權日2010年9月7日
發明者張思棟, 成劍 申請人:中興通訊股份有限公司