專利名稱：模擬數字轉換器、固體攝像器件及照相機系統的制作方法
技術領域：
本發明涉及一種A/D (模擬/數字)轉換器，其可應用于以CMOS (互補金屬氧化 物半導體)圖像傳感器為代表的固體攝像器件中，本發明還涉及固體攝像器件及照相機系 統。
背景技術：
對于CMOS圖像傳感器，可使用與普通CMOS型集成電路相同的制造工藝來進行制 造，且可由單個電源來執行驅動，此外，采用了 CMOS工藝的模擬電路和邏輯電路可混合于 同一芯片上。因此，CMOS圖像傳感器具有多個顯著的優勢，例如能夠減少周邊集成電路(IC)的數量。電荷耦合器件(CXD)輸出電路的主流是1通道(Ι-ch)輸出，其使用了具有浮動擴 散部(FD floating diffusion)層的 FD 放大器。另一方面，CMOS圖像傳感器在各個像素處具有FD放大器，輸出的主流是列并行 (column-parallel)輸出型，在該列并行輸出型中，選定像素陣列中的給定一行像素并且在 列方向上同時讀取這些像素。這是因為難以利用設置在各像素中的FD放大器來獲得足夠的驅動能力，因而有 必要降低數據率(data rate)，因此，并行處理是有利的。對于列并行輸出型CMOS圖像傳感器中的像素信號讀出(輸出)電路，人們已經提 出了很多種。這些電路中最先進的形式之一是在每一列中均具有模擬數字轉換器 (analog-digital converter ；以下縮寫為ADC)的類型，在該類型中，像素信號作為數字信 號而被取出。安裝有列并行型ADC的CMOS圖像傳感器被揭露于例如日本專利申請特開 JP-A-2005-278135(專利文獻 1)中以及 W. Yang 等人所著的 “An Integrated 800X600 CMOS Image System", ISSCC Digest of TechnicalPapers, pp. 304-305, Feb. , 1999 ( “一 種集成的800X600CM0S成像系統”，ISSCC技術論文文摘，第304-305頁，1999年2月)(非 專利文獻1)中。圖1是顯示出安裝有列并行ADC的固體攝像器件(CMOS圖像傳感器)的配置實例 的框圖。如圖1所示，固體攝像器件1包括像素部2、垂直掃描電路3、水平傳輸掃描電路4以及含有ADC組的列處理電路組5。
固體攝像器件1還包括數字模擬轉換器(digital-analog converter ；以下縮寫 為DAC) 6以及放大器電路(S/A)7。像素部2是由單位像素21按矩陣狀態進行排列而構成的，每一個單位像素21均 具有光電二極管(光電轉換元件)和像素內放大器。在列處理電路組5中，排列有多列的列處理電路51，這些列處理電路51分別形成 每一列中的ADC。每一個列處理電路(ADC) 51均包括有比較器51-1，該比較器51-1用于將參考電壓 Vslop與通過垂直信號線從每一行線的像素獲得的模擬信號相比較，該參考電壓Vslop是 通過把由DAC 6生成的參考電壓變為臺階形狀而獲得的斜坡波形(RAMP)。每一個列處理電路51還包括有鎖存器(存儲器)51-2，該鎖存器(存儲器)51-2 用于對比較器51-1的比較時間進行計數并存儲該計數結果。列處理電路51具有η位(n-bit)數字信號轉換功能，并對應于構成列并行ADC塊 的各個垂直信號線(列線)8-1至8-n而排列著。各個存儲器51-2的輸出被連接至具有例如k位(k-bit)寬度的水平傳輸線9。并 且，與水平傳輸線9對應地設置有k個放大器電路7。圖2顯示了圖1的電路的時序圖。在每一個列處理電路(ADC)51中，在比較器51-1中把被讀取到垂直信號線8的模 擬信號(電位Vsl)與變為臺階形狀的參考電壓Vslop相比較。此時，在鎖存器51-2中執行計數，直到模擬信號電位Vsl的電平與參考電壓Vslop 的電平相交并且比較器51-1的輸出反轉時為止，然后，將垂直信號線的電位(模擬信號) Vsl轉換為數字信號(A/D轉換)。在一次讀取中進行兩次A/D轉換。在第一次轉換中，將單位像素21的復位電平(P階段)讀取至垂直信號線8(8-1 至8-n)，并進行A/D轉換。該復位電平P階段包括了根據各個像素的偏差。在第二次轉換中，將已在各個單位像素21中經過光電轉換的信號(D階段)讀取 至垂直信號線8 (8-1至8-n)，并進行A/D轉換。該D階段也包括了根據各個像素的偏差，因此，執行D階段電平-P階段電平的運 算，從而實現相關雙采樣(CDS correlated doublesampling)。已轉換為數字信號的信號被記錄在鎖存器(存儲器)51-2中，隨后被水平傳輸掃 描電路4通過水平傳輸線9依次讀取到放大器電路7，并最終被輸出。因此，執行了列并行輸出處理。然而，在具有上述配置的固體攝像器件中，作為用于得知P階段電位和D階段電位 的參考的斜波(ramp wave)是一個。P階段讀取時間和D階段讀取時間是由參考電壓Vslop 的梯度予以確定的，而參考電壓Vslop就是作為DAC 6的輸出的斜波。因此，如果使得斜波的梯度很陡，就可縮短讀取時間。為此，有必要提高DAC 6的運行速度。然而，在保持精度的同時想要提高作為模擬電路的DAC 6的運行速度并不容易，因此難以使讀取高速化。當由DAC 6輸出的斜波的每一臺階中的變化量(即步幅(st印width))增大時， 斜波的梯度就變陡，因此不需要提高DAC 6的運行速度就可縮短讀取時間。然而，僅通過增大步幅也會使數字轉換后的1LSB增大，這會降低A/D轉換的精確度。
發明內容
因此，本發明的目的是提供能夠縮短讀取時間并能以高的位精度實現A/D轉換的 A/D轉換器、固體攝像器件及照相機系統。根據本發明的實施例，提供一種A/D轉換器，其包括多個比較器，它們被提供有 作為互不相同的斜波的參考電壓，所述多個比較器用于將提供過來的參考電壓與模擬輸入 信號相比較；以及多個鎖存器，它們被排列成對應于所述多個比較器，所述多個鎖存器用于 對所述對應的比較器的比較時間進行計數，在所述對應的比較器的輸出反轉時停止計數并 存儲該計數值，其中所述多個參考電壓在同一時間點上偏移任意電壓。根據本發明的另一實施例，提供一種固體攝像器件，其包括像素部，在所述像素 部中，用于執行光電轉換的多個像素被排列成矩陣狀態；以及像素信號讀取電路，它用于執 行從所述像素部中以多個像素為單位讀取像素信號。其中，所述像素信號讀取電路包括與 像素的列排列相對應的多個比較器，它們被提供有作為不同斜波的多個參考電壓，所述多 個比較器用于將提供過來的參考電壓與從對應列中的像素讀出的模擬信號電位相比較；以 及與像素的列排列相對應的多個鎖存器，它們被排列成對應于所述多個比較器，所述多個 鎖存器用于對所述對應的比較器的比較時間進行計數，以在所述對應的比較器的輸出反轉 時停止計數并存儲該計數值。并且，所述多個參考電壓在同一時間點上偏移任意電壓。根據本發明的又一實施例，提供一種照相機系統，其包括固體攝像器件；以及光 學系統，它用于在固體攝像器件上對物體影像進行成像。其中，所述固體攝像器件具有像 素部，在所述像素部中，用于執行光電轉換的多個像素被排列成矩陣狀態；以及像素信號讀 取電路，它用于執行從所述像素部中以多個像素為單位讀取像素信號。所述像素信號讀取 電路包括與像素的列排列相對應的多個比較器，它們被提供有作為不同斜波的多個參考 電壓，所述多個比較器用于將提供過來的參考電壓與從對應列中的像素讀出的模擬信號電 位相比較；以及與像素的列排列相對應的多個鎖存器，它們被排列成對應于所述多個比較 器，所述多個鎖存器用于對所述對應的比較器的比較時間進行計數，在所述對應的比較器 的輸出反轉時停止計數并存儲該計數值。并且，所述多個參考電壓在同一時間點上偏移任 意電壓。根據本發明的各實施例，把在同一時刻上偏移任意電壓且作為互不相同的斜波的 參考電壓與多個比較器中的模擬輸入信號相比較。所述多個鎖存器分別對多個比較器的比較時間進行計數，在對應的比較器的輸出 反轉時停止計數并存儲該計數值。根據本發明的各實施例，不需提高時鐘頻率或增加讀取時間就能夠以高的位精度 實現A/D轉換。
圖1是顯示出安裝有列并行ADC的固體攝像器件(CMOS圖像傳感器)的配置實例 的框圖；圖2是圖1的電路的時序圖；圖3是顯示出根據本發明實施例安裝有列并行ADC的固體攝像器件(CMOS圖像傳 感器)的配置實例的框圖；圖4是具體顯示出圖3所示的安裝有列并行ADC的固體攝像器件(CMOS圖像傳感 器)中的ADC組的框圖；圖5是顯示出根據本實施例包括有四個晶體管的CMOS圖像傳感器中的像素實例 的圖；圖6是顯示出根據本實施例的第一參考電壓和第二參考電壓的第一形成實例的 圖；圖7是用于解釋根據本實施例的邏輯電路的功能的圖表；圖8A至圖8C是顯示出圖7的第一情形(1)、第二情形⑵以及第三情形(3)的示 意圖；圖9是顯示出根據本實施例的第一參考電壓和第二參考電壓的第二形成實例的 圖；圖10是顯示出根據本實施例的第一參考電壓和第二參考電壓的第三形成實例的 圖；圖11是顯示出第一參考電壓的第四形成實例的圖；圖12是顯示出根據本實施例的第一參考電壓和第二參考電壓的第五形成實例的 圖；以及圖13是顯示出其中應用了本發明實施例的固體攝像器件的照相機系統的配置實 例的圖。
具體實施例方式在下文中，將會結合附圖對本發明的實施例進行說明。按照以下順序進行解釋1、固體攝像器件的整體配置實例2、列ADC的配置實例3、通過DAC來形成多個參考電壓的實例4、照相機系統的配置實例圖3是顯示出根據本發明實施例的安裝有列并行ADC的固體攝像器件(CMOS圖像 傳感器)的配置實例的框圖。圖4是更加具體地顯示出圖3所示的安裝有列并行ADC的固體攝像器件(CMOS圖 像傳感器)中的ADC組的框圖。1、固體攝像器件的整體配置實例如圖3和圖4所示，固體攝像器件100包括作為攝像部的像素部110、垂直掃描電 路120、水平傳輸掃描電路130以及時序控制電路140。
固體攝像器件100還包括列處理電路組(列ADC PGA 列ADC可編程增益放大 器)150以及DAC偏壓電路160，列處理電路組150是作為像素信號讀取電路的ADC組，并且 DAC偏壓電路160包括有DAC (數字模擬轉換器)161。固體攝像器件100包括放大器電路(S/A) 170、信號處理電路180以及線路存儲器 190。在上述各元件中，像素部110、垂直掃描電路120、水平傳輸掃描電路130、ADC組 150、DAC偏壓電路160以及放大器電路(S/A)170由模擬電路構造而成。時序控制電路140、信號處理電路180以及線路存儲器190由數字電路構造而成。在像素部110中，多個各自具有光電二極管(光電轉換元件)和像素內放大器的 單位像素110A被排列為二維mXn矩陣。[單位像素的配置實例]圖5是顯示出根據本發明實施例包括四個晶體管的CMOS圖像傳感器中的像素實 例的圖。單位像素110A包括作為光電轉換元件的例如光電二極管111。針對一個光電二極管111，單位像素110A包括四個晶體管，即作為傳輸元件的傳 輸晶體管112、作為復位元件的復位晶體管113、放大晶體管114和選擇晶體管115，上述四 個晶體管均作為有源元件。光電二極管111將入射光進行光電轉換從而轉換為與光量相對應的電荷(本例中 為電子)。傳輸晶體管112連接于光電二極管111與作為輸出節點的浮動擴散部FD之間。利用通過傳輸控制線LTx而被施加到傳輸晶體管112的柵極(傳輸柵極)的驅動 信號TG，傳輸晶體管112把在光電二極管111中由光電轉換而得到的電子傳輸至浮動擴散 部FD。復位晶體管113連接于電源線LVDD與浮動擴散部FD之間。利用通過復位控制線LRST而被施加到復位晶體管113的柵極的復位RST，復位晶 體管113將浮動擴散部FD的電位復位成電源線LVDD的電位。放大晶體管114的柵極連接至浮動擴散部FD。放大晶體管114通過選擇晶體管 115連接至垂直信號線116，從而與像素外部的恒定電流源形成源極跟隨器。控制信號(地址信號或選擇信號)SEL通過選擇控制線LSEL而被施加到選擇晶體 管115的柵極，從而使選擇晶體管115接通。當選擇晶體管115接通時，放大晶體管114將浮動擴散部FD的電位放大并把與該 電位對應的電壓輸出至垂直信號線116。通過垂直信號線116從各個像素輸出的電壓被輸 出至作為像素信號讀取電路的列處理電路組150。上述操作是在一行的各個像素中并行地同時執行，這是因為，例如傳輸晶體管 112、復位晶體管113以及選擇晶體管115各自的柵極在每一行中被連接起來。針對像素排列中的每一行，復位控制線LRST、傳輸控制線LTx以及選擇控制線 LSEL均作為一組而布置于像素部110中。這些復位控制線LRST、傳輸控制線LTx以及選擇控制線LSEL由作為像素驅動單元 的垂直掃描電路120驅動。
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在固體攝像器件100中，設置有作為用于從像素部110依次讀取信號的控制電路 且生成內部時鐘的時序控制電路140 ；用于控制行地址和行掃描的垂直掃描電路120 ；以及 用于控制列地址和列掃描的水平傳輸掃描電路130。時序控制電路140生成當像素部110、垂直掃描電路120、水平傳輸掃描電路130、 列處理電路組150、DAC偏壓電路160、信號處理電路180以及線路存儲器190中進行信號 處理時所必需的時序信號。在像素部110中，通過使用線路快門(line shutter)來累積和排出光子，在各個 像素行中對視頻及屏幕圖像進行光電轉換，從而將模擬信號VSL輸出至列處理電路組150 中的各個列處理電路151。2、列ADC的配置實例根據本實施例的列處理電路組150具有以下功能在將模擬信號VSL轉換為數字 信號的過程中使用在同一時間點上偏移任意電壓的多個參考電壓，并計算出該模擬值與多 個斜波之間的多個比較結果。在列處理電路組(列ADC)中，不是準備一個參考電壓，而是準備有作為步幅增大 的斜波的多個參考電壓，通過分別對這多個電壓進行偏移后來使用這多個電壓，就能實現 高速讀取而不會降低A/D轉換的精確度。另一方面，在列處理電路組(列ADC)中，準備有作為斜波的多個參考電壓，但這些 斜波的步幅并不增大，通過分別使這多個電壓進行偏移后而使用這多個電壓，就能在相同 的讀取時間內實現高精度讀取。在列處理電路組(列ADC)中，由于只需通過停止供給一部分作為斜波的參考電壓 即可增大1LSB，因而能夠以低的精度和低的功耗來讀出人類很難觀察的高照度側。在本實施例中，作為通過使作為多個斜坡波形的參考電壓偏移然后使用這些參考 電壓來實現高速讀取的實例之一，將會說明一種使用如圖4所示的作為兩個斜波的參考電 壓Vslopl和Vslop2的方法。在列處理電路組(ADC組)150中，設置有多列的作為ADC塊的列處理電路 (ADC)151。也就是說，列處理電路組150具有k位數字信號轉換功能，其中的列并行ADC塊是 通過被排列在各個垂直信號線(列線)116-1至116-n中而構成的。每一個列處理電路151均包括第一比較器152-1和第二比較器152-2，這兩個比 較器用于將通過垂直信號線116從像素獲得的一個模擬信號(電位VSL)與第一參考電壓 Vslopl及第二參考電壓Vslop2這兩個參考電壓相比較。如圖6所示，通過使兩個斜波(斜波RAMP1和斜波RAMP2)偏移其原始步幅而形成 第一參考電壓Vslopl和第二參考電壓Vslop2，其中一個斜波的步幅是另一個斜波的步幅 的兩倍。每一個列處理電路151均具有第一鎖存器(存儲器)153-1，該第一鎖存器153-1 包括用于對第一比較器152-1的比較時間進行計數的計數器并存儲該計數器的計數結果。每一個列處理電路151均具有第二鎖存器(存儲器)153-2，該第二鎖存器153-2 包括用于對第二比較器152-2的比較時間進行計數的計數器并存儲該計數器的計數結果。每一個列處理電路151還包括邏輯電路154，該邏輯電路154用于根據存儲在第一鎖存器153-1中的數字值及存儲在第二鎖存器153-2中的數字值來辨別和檢測在A/D轉換 之后的給定狀態，從而計算出數字確定值。邏輯電路154辨別和檢測在A/D轉換之后的如下狀態(給定狀態)，可在不改變 1LSB的情況下在半個時間周期內執行。也就是說，邏輯電路154辨別和檢測(1)只有由第二比較器152-2得到的與第二參考電壓Vslop2(斜波RAMP2)的比較 結果被反轉的情形。(2)由第一比較器152-1得到的與第一參考電壓Vslopl (斜波RAMP1)的比較結果 以及由第二比較器152-2得到的與第二參考電壓Vslop2(斜波RAMP2)的比較結果均被反 轉的情形。圖7是用于說明根據本實施例的邏輯電路的功能的圖表。圖8A至圖8C是顯示出圖7的第一情形(1)、第二情形⑵以及第三情形(3)的示 意圖。在這種情況下，使用一個參考電壓的常規技術被顯示為對照技術，如同在本實施 例中一樣使用兩個參考電壓的情形被顯示為本發明的技術。第一情形(1)、第二情形(2)以及第三情形(3)是時間“t”逐一遞進的三種情形， 即臺階連續變化的情形。通過使用以下的函數，邏輯電路154可輸出與對照技術相同的存儲器值。[1]對第一鎖存器(存儲器)153-1的確定值VD1及第二鎖存器(存儲器)153-2 的確定值VD2進行求和。[2]從該求和結果中減去“1”。輸出V0由下列公式表示V0 = VD1+VD2-1 公式(1)在第一情形中，第一存儲器153-1的確定值VD1為 值 VD2 為 “2”。因此，根據上述公式(1)，V0 = 2+2-1 = 3。值為“ 3 ”，其與對照技術的值相同。在第二情形中，第一存儲器153-1的確定值VD1為 值 VD2 為 “2”。因此，根據上述公式(1)，V0 = 3+2-1 = 4。值為“4”，其與對照技術的值相同。在第三情形中，第一存儲器153-1的確定值VD1為 值 VD2 為 “3”。因此，根據上述公式(1)，V0 = 3+3-1 = 5。值為“5”，其與對照技術的值相同。在列處理電路151中，當模擬信號電位VSL的電平與第一參考電壓Vslopl的電平 相交時，第一比較器152-1使輸出信號SCMP1反轉。當模擬信號電位VSL的電平與第二參考電壓Vslop2的電平相交時，第二比較器 152-2使輸出信號SCMP2反轉。第一鎖存器(存儲器)153-1與例如時鐘CLK同步地執行計數操作。當第一比較
“2”，第二存儲器153-2的確定
“3”，第二存儲器153-2的確定
“3”，第二存儲器153-2的確定器152-1的輸出SCMP1的電平反轉時，鎖存器停止計數操作，并存儲此時的值。第二鎖存器(存儲器)153-2與例如時鐘CLK同步地執行計數操作。當第二比較 器152-2的輸出SCMP2的電平反轉時，該鎖存器停止計數操作，并存儲此時的值。然后，在邏輯電路154中執行通過使用第一鎖存器(存儲器)153-1的確定值及第 二鎖存器(存儲器)153-2的確定值而進行的計算處理，以便進行輸出。各個邏輯電路154的輸出被連接至例如具有k位寬度的水平傳輸線LTRF。于是，布置有與水平傳輸線LTRF相對應的k個放大器電路170以及上述信號處理 電路180。如上所述，本實施例中的列ADC具有以下功能在將模擬信號VSL轉換為數字信號 的過程中使用在同一時間點上偏移任意電壓的多個參考電壓，并計算出該模擬值與多個斜 波之間的多個比較結果。因此，與常規配置相比，在本實施例中的列ADC中能夠以更高速度執行A/D轉換。由于A/D轉換的執行時間縮短，因而可以預期的是能夠降低功耗。另外，可實現以高的位精度執行A/D轉換而無需增加讀取時間。在完成上述A/D轉換周期后，通過水平傳輸掃描電路130，在邏輯電路154中利用 計算而得到的數據被傳送至水平傳輸線LTRF，然后通過放大器電路170被輸入至信號處理 電路180，從而通過給定的信號處理而產生二維圖像。在水平傳輸掃描電路130中，執行多個通道的同時并行傳輸以確保傳輸速度。時序控制電路140生成當在例如像素部110以及列處理電路組150等各個塊中進 行信號處理時所需的時序。在后一級處的信號處理電路180執行以下操作通過存儲在線路存儲器190中的 信號對垂直線缺陷或點缺陷進行修正；執行信號的鉗位(clamp)處理；以及執行例如并行/ 串行轉換、壓縮、編碼、加法、平均或間歇運行等數字信號處理。在線路存儲器190中，存儲著將要被傳輸至各個像素行的數字信號。在根據本實施例的固體攝像器件100中，信號處理電路180的數字輸出被傳送出 去作為ISP及基帶LSI的輸入。作為用于讀取CMOS圖像傳感器的像素信號的方法，存在一種如下方法該方法 中，通過設置在光電轉換元件(例如光電二極管)附近的M0S開關，在后一級處的電容器中 對作為在該光電二極管中生成的光信號的信號電荷進行暫時采樣，并讀取該信號電荷。在采樣電路中，具有逆相關性的噪聲通常被添加至采樣電容值上。在像素中，在采樣過程中不會產生噪聲，這是因為當信號電荷被傳輸到采樣電容 器時，通過利用電位梯度而使信號電荷被完全轉移。然而，當電容器在前一步驟中的電壓電 平被復位至某一基準值時，噪聲會被加入。作為除去噪聲的方法，采用了相關雙采樣(CDS)。在該方法中，在采樣之前的狀態(復位電平)中對信號電荷進行讀取并存儲一次， 然后，對采樣之后的信號電平進行讀取并在這些電平之間執行減法運算，從而除去噪聲。3、通過DAC來形成多個參考電壓的實例由DAC 161生成多個參考電壓(斜波)。圖6是顯示出第一參考電壓Vslopl和第二參考電壓Vslop2的第一形成實例的圖。在圖6的實例中，通過使兩個斜波(斜波RAMP1和斜波RAMP2)偏移其原始步幅來 形成第一參考電壓Vslopl和第二參考電壓Vslop2，其中一個斜波的步幅是另一個斜波的 步幅的兩倍。圖6的實例只是一個例子，也可形成例如如圖9至圖12所示的第一參考電壓 Vslopl和第二參考電壓Vslop2。圖9是顯示出第一參考電壓Vslopl和第二參考電壓Vslop2的第二形成實例的 圖。在圖9的實例中，通過使第一參考電壓Vslopl及第二參考電壓Vslop2這兩個 參考電壓(兩個斜波)偏移其原始步幅的一半后來使用這兩個具有相同步幅的參考電壓 Vslopl、Vslop2，從而在與圖2所示的情形中相同的時間周期內以雙倍精度讀取信號。圖10是顯示出第一參考電壓Vslopl和第二參考電壓Vslop2的第三形成實例的 圖。在圖10的實例中，在D階段的讀取過程的后一半中停止供應其中一個參考電壓 (斜波)，因而雖然精度較低但是能夠以低功耗讀出人類很難觀察的高照度側。圖11是顯示出第一參考電壓Vslopl的第四形成實例的圖(參考日本專利申請特 開 JP-A-2006-50231)。在圖11的實例中，通過使用步幅可變的單一斜波，高照度側可為低精度。圖12是顯示出第一參考電壓Vslopl和第二參考電壓Vslop2的第五形成實例的 圖。在圖11的實例中，通過使用步幅可變的單一斜波，高照度側可能為低精度，然而， 如果與圖12所示的具有任意偏移量的參考電壓(斜波)相結合，就能通過應用本發明而提 聞精度。如上所述，雖需要準備多個DAC斜率，但DAC的上述電路配置可容易地實現。接下來，將會對上述配置的操作進行說明。在DAC 161中，在P階段中生成第一參考電壓Vslopl和第二參考電壓Vslop2。在每個列處理電路(ADC)151中，在設置于每一列中的第一比較器152-1和第二比 較器152-2中，對被讀取到垂直信號線116的模擬信號電位VSL與第一參考電壓Vslopl及 第二參考電壓Vslop2相比較。在第一鎖存器(存儲器)153-1和第二鎖存器(存儲器)153-2中執行計數，直到 模擬信號電位VSL的電平與第一參考電壓Vslopl或第二參考電壓Vslop2的電平相交并且 第一比較器152-1和第二比較器152-2的輸出反轉時為止。在第一鎖存器(存儲器)153_1中，例如與時鐘CLK同步地執行計數操作。當第一 比較器152-1的輸出SCMP1的電平反轉時就停止該計數操作，并存儲此時的值。在第二鎖存器(存儲器)153_2中，例如與時鐘CLK同步地執行計數操作。當第二 比較器152-2的輸出SCMP2的電平反轉時就停止該計數操作，并存儲此時的值。然后，在邏輯電路154中執行通過使用第一鎖存器(存儲器)153-1的確定值及第 二鎖存器(存儲器)153-2的確定值而進行的計算處理，以便進行輸出。復位電平P階段包括了根據各個像素的偏差。
在第二次中，把在各個單位像素110A中經過光電轉換而得到的信號讀取到垂直 信號線116(116-1至116-n) (D階段)，并執行A/D轉換。在DAC 161中，也在D階段中生成作為斜波的第一參考電壓Vslopl和第二參考電 壓 Vslop2。在每個列處理電路(ADC)151中，在設置于每一列中的第一比較器152-1和第二比 較器152-2中，對被讀取到垂直信號線116的模擬信號電位VSL與第一參考電壓Vslopl及 第二參考電壓Vslop2相比較。在第一鎖存器(存儲器)153-1和第二鎖存器(存儲器)153_2中執行計數，直到 模擬信號電位VSL的電平與第一參考電壓Vslopl或第二參考電壓Vslop2的電平相交并且 第一較器152-1和第二比較器152-2的輸出反轉時為止。在第一鎖存器(存儲器)153_1中，例如與時鐘CLK同步地執行計數操作。當第一 比較器152-1的輸出SCMP1的電平反轉時就停止該計數操作，并存儲此時的值。在第二鎖存器(存儲器)153_2中，例如與時鐘CLK同步地執行計數操作。當第二 比較器152-2的輸出SCMP2的電平反轉時就停止該計數操作，并存儲此時的值。然后，在邏輯電路154中執行通過使用第一鎖存器(存儲器)153-1的確定值及第 二鎖存器(存儲器)153-2的確定值而進行的計算處理，以便進行輸出。根據P階段和D階段中的轉換結果執行D階段電平-p階段電平的運算，從而實現 相關雙采樣(⑶S)。已轉換為數字信號的信號被水平(列)傳輸掃描電路130通過水平傳輸線LTRF 依次讀取到放大器電路170，并最終被輸出。因此，執行了列并行輸出處理。如上所述，根據本實施例的固體攝像器件包括像素部110，在該像素部中，用 于執行光電轉換的多個像素被排列成矩陣狀態；像素信號讀取電路(列處理電路組、ADC 組)150，它用于執行從像素部110逐行地讀取數據。固體攝像器件100具有以下功能在將模擬信號VSL轉換為數字信號的過程中使 用在同一時間點上偏移任意電壓的多個參考電壓(斜波)，并計算出該模擬值與多個斜波 之間的多個比較結果。具體而言，每個列處理電路151均包括第一比較器152-1和第二比較器152-2，這 兩個比較器分別用于將通過垂直信號線116從像素獲得的一個模擬信號與第一參考電壓 Vslopl及第二參考電壓Vslop2這兩個參考電壓相比較。每個列處理電路151均包括第一鎖存器(存儲器)153-1，該第一鎖存器(存儲 器)153-1包括用于對第一比較器152-1的比較時間進行計數的計數器并存儲該計數器的 計數結果。每個列處理電路151均包括第二鎖存器(存儲器)153-2，該第二鎖存器(存儲 器)153-2包括用于對第二比較器152-2的比較時間進行計數的計數器并存儲該計數器的 計數結果。每個列處理電路151還包括邏輯電路154，該邏輯電路154用于根據存儲在第一鎖 存器153-1中的數字值及存儲在第二鎖存器153-2中的數字值來辨別和檢測在A/D轉換之 后的給定狀態，從而計算出數字確定值。
因此，根據本實施例可獲得以下優勢。根據本實施例，與常規配置相比，能夠以更高的速度執行A/D轉換。也就是說，A/D轉換所需的執行時間縮短，因此，可預期的是能夠降低功耗。另外，可實現以高的位精度進行A/D轉換而無需增加讀取時間。根據本實施例，通過使步幅增大的多個斜波偏移來使用該多個斜波，從而實現高 速讀取。此外，通過使步幅不變的多個斜波偏移來使用該多個斜波，從而實現高精度讀取。此外，通過停止一部分斜波，可實現低精度及低功耗的讀取。當兩個斜波的臺階數相同但二者的幅值不同時，具有較小幅值的那個斜波在每一 個臺階的電壓中的變化較小，并且必須有比較器來檢測微小的電壓差，因此需要通過改變 設計等來提高精度(靈敏度)。與此相反，在本實施例中是兩個斜波的參考電壓被形成為具有相同的臺階數及相 同的幅值，因此，不需要提高比較器的用于檢測一個臺階的電壓的精度。由于使用了具有相同幅值的斜波，因此不可能不出現與來自垂直信號線(列線) 的信號電壓的相交。可將具有以上優勢的固體攝像器件應用為用于數碼照相機和攝影機的攝像器件。4、照相機系統的配置實例圖13是顯示出其中應用了本發明實施例的固體攝像器件的照相機系統的配置實 例的圖。如圖13所示，照相機系統200包括攝像器件210，本實施例的固體攝像器件100可 應用為該攝像器件210。照相機系統200包括例如透鏡220，該透鏡220用于在攝像面上對入射光(圖像 光)進行成像，因而作為用于將入射光引入到攝像器件210 (用于對物體影像進行成像)的 像素區域中的光學系統。照相機系統200還包括驅動電路(DRV) 230，它用于驅動攝像器件210 ；以及信號 處理電路(PRC) 240，它用于處理攝像器件210的輸出信號。驅動電路230具有時序發生器(圖未示出)，該時序發生器用于生成包括啟動脈沖 和時鐘脈沖等的各種時序信號以驅動攝像器件210中的電路，由此通過給定的時序信號來 驅動攝像器件210。信號處理電路240對攝像器件210的輸出信號執行給定的信號處理。在信號處理電路240中經過處理的圖像信號被記錄在記錄媒體(例如存儲器) 中。記錄在記錄媒體中的圖像信息可通過打印機等進行硬拷貝。在信號處理電路240中經 過處理的圖像信號作為移動畫面被投射到包括液晶顯示器等的監視器上。如上所述，在例如數碼照相機等攝像裝置中，安裝有上述固體攝像器件100作為 攝像器件210，從而得到高精度照相機。所屬領域的技術人員應理解，可根據設計要求和其它因素而做出各種修改、組合、 子組合以及改動，只要它們處于隨附權利要求書的范圍或其等效范圍內即可。
權利要求
一種模擬數字轉換器，其包括多個比較器，它們被提供有作為互不相同的斜波的參考電壓，所述多個比較器用于將所述提供過來的參考電壓與模擬輸入信號相比較；以及多個鎖存器，它們被排列成對應于所述多個比較器，所述多個鎖存器用于對所述對應的比較器的比較時間進行計數，在所述對應的比較器的輸出反轉時停止計數并存儲該計數值，其中，所述多個參考電壓在同一時間點上偏移任意電壓。
2.如權利要求1所述的模擬數字轉換器，其中，所述多個參考電壓被形成為臺階數及 幅值相同。
3.如權利要求1或2所述的模擬數字轉換器，還包括邏輯電路，它用于計算存儲在所述 多個鎖存器中的所述多個比較器的比較結果。
4.如權利要求1或2所述的模擬數字轉換器，包括第一比較器，它用于將作為斜波的第一參考電壓與模擬輸入信號相比較； 第二比較器，它用于將作為斜波的第二參考電壓與所述模擬輸入信號相比較； 第一鎖存器，它用于對所述第一比較器的比較時間進行計數并存儲該計數結果；以及 第二鎖存器，它用于對所述第二比較器的比較時間進行計數并存儲該計數結果， 其中，所述第一參考電壓及所述第二參考電壓在同一時間點上偏移所述任意電壓。
5.如權利要求3所述的模擬數字轉換器，包括第一比較器，它用于將作為斜波的第一參考電壓與模擬輸入信號相比較； 第二比較器，它用于將作為斜波的第二參考電壓與所述模擬輸入信號相比較； 第一鎖存器，它用于對所述第一比較器的比較時間進行計數并存儲該計數結果；以及 第二鎖存器，它用于對所述第二比較器的比較時間進行計數并存儲該計數結果， 其中，所述邏輯電路根據存儲在所述第一鎖存器中的數字值及存儲在所述第二鎖存器 中的數字值來辨別和檢測在模擬數字轉換之后的給定狀態，并計算出數字確定值， 并且，所述第一參考電壓與所述第二參考電壓在同一時間點上偏移所述任意電壓。
6.一種固體攝像器件，其包括像素部，在所述像素部中，用于執行光電轉換的多個像素被排列成矩陣狀態；以及 像素信號讀取電路，它用于執行從所述像素部中以多個像素為單位讀取像素信號， 其中，所述像素信號讀取電路包括與像素的列排列相對應的多個比較器，它們被提供有作為不同斜波的多個參考電壓， 所述多個比較器用于將所述提供過來的參考電壓與從對應列中的所述像素讀出的模擬信 號電位相比較；以及與像素的列排列相對應的多個鎖存器，它們被排列成對應于所述多個比較器，所述多 個鎖存器用于對所述對應的比較器的比較時間進行計數，在所述對應的比較器的輸出反轉 時停止計數并存儲該計數值，并且，所述多個參考電壓在同一時間點上偏移任意電壓。
7.如權利要求6所述的固體攝像器件，其中，所述多個參考電壓被形成為臺階數及幅 值相同。
8.如權利要求6或7所述的固體攝像器件，還包括邏輯電路，它用于計算存儲在所述多個鎖存器中的所述多個比較器的比較結果。
9.如權利要求6或7所述的固體攝像器件，包括第一比較器，它用于將作為斜波的第一參考電壓與模擬輸入信號相比較； 第二比較器，它用于將作為斜波的第二參考電壓與所述模擬輸入信號相比較； 第一鎖存器，它用于對所述第一比較器的比較時間進行計數并存儲該計數結果；以及 第二鎖存器，它用于對所述第二比較器的比較時間進行計數并存儲該計數結果， 其中，所述第一參考電壓與所述第二參考電壓在同一時間點上偏移所述任意電壓。
10.如權利要求8所述的固體攝像器件，包括第一比較器，它用于將作為斜波的第一參考電壓與模擬輸入信號相比較； 第二比較器，它用于將作為斜波的第二參考電壓與所述模擬輸入信號相比較； 第一鎖存器，它用于對所述第一比較器的比較時間進行計數并存儲該計數結果；以及 第二鎖存器，它用于對所述第二比較器的比較時間進行計數并存儲該計數結果， 其中，所述邏輯電路根據存儲在所述第一鎖存器中的數字值及存儲在所述第二鎖存器 中的數字值來辨別和檢測在模擬數字轉換之后的給定狀態，并計算出數字確定值， 并且，所述第一參考電壓與所述第二參考電壓在同一時間點上偏移所述任意電壓。
11.如權利要求6至10中任一項所述的固體攝像器件，其中，對所述像素進行的所述讀 取在每一行中被執行兩次，并且在第二次讀取的后一半中停止供應一部分參考電壓。
12.—種照相機系統，其包括 固體攝像器件；以及光學系統，它用于在所述固體攝像器件上對物體影像進行成像，其中，所述固體攝像器 件包括像素部，在所述像素部中，用于執行光電轉換的多個像素被排列成矩陣狀態；以及 像素信號讀取電路，它用于執行從所述像素部中以多個像素為單位讀取像素信號， 所述像素信號讀取電路包括與像素的列排列相對應的多個比較器，它們被提供有作為不同斜波的多個參考電壓， 所述多個比較器用于將所述提供過來的參考電壓與從對應列中的所述像素讀出的模擬信 號電位相比較；以及與像素的列排列相對應的多個鎖存器，它們被排列成對應于所述多個比較器，所述多 個鎖存器用于對所述對應的比較器的比較時間進行計數，在所述對應的比較器的輸出反轉 時停止計數并存儲該計數值，并且，所述多個參考電壓在同一時間點上偏移任意電壓。
全文摘要
本發明提供了模擬數字(A/D)轉換器、固體攝像器件及照相機系統。該A/D轉換器包括多個比較器，它們被提供有作為互不相同的斜波的參考電壓，所述多個比較器用于將所述提供過來的參考電壓與模擬輸入信號相比較；以及多個鎖存器，它們被排列成對應于所述多個比較器，所述多個鎖存器用于對所述對應的比較器的比較時間進行計數，在所述對應的比較器的輸出反轉時停止計數并存儲該計數值，其中所述多個參考電壓在同一時間點上偏移任意電壓。根據本發明，不需要提高時鐘頻率或增加讀取時間就能夠以高的位精度實現A/D轉換。
文檔編號H04N5/378GK101867374SQ20101014305
公開日2010年10月20日 申請日期2010年4月9日 優先權日2009年4月17日
發明者西孝文 申請人:索尼公司