用于在接收裝置中校正輸出時鐘的頻率的電路的制作方法

專利名稱：用于在接收裝置中校正輸出時鐘的頻率的電路的制作方法
用于在接收裝置中校正輸出時鐘的頻率的電路背景串行數據通信被用于在各種裝置之間傳遞數據。接收和正確地解碼一連串的串 行數據需要包括發送裝置和接收裝置(例如視頻顯示器)的系統被同步。通常，源時鐘信 號例如具有162MHZ( “降低的比特率”)或270MHZ( “高比特率”)的頻率的鏈接符號時鐘 和時間戳信息或“計數器”(在此也稱為“M”和“N”)被包括在被發送到接收裝置的一連 串的串行數據中。在這些類型的系統中，具有不同于源時鐘頻率的、例如在接收裝置處在 25. 175MHZ (例如VGA)和268. 5MHZ (例如WQXGA)之間的范圍內的輸出時鐘頻率的輸出時鐘 例如流時鐘(有時也稱為“像素時鐘”)必須被準確地恢復以增進系統的正確運行。在某些 系統中，M和N時間戳信息嵌入到來自發送裝置的數據流中，而且涉及源時鐘和輸出時鐘之 間的相對頻率。然而，由于源時鐘和輸出時鐘之間的頻率差異，有時也稱為流時鐘恢復(“SCR”) 的精確的輸出時鐘恢復對于傳統系統可能是困難的。在許多系統中，行緩沖器(有時也稱 為“先進先出”或“FIFO”緩沖器)被用于在接收裝置內暫時儲存和調整諸如像素數據的輸 出時鐘數據流。在一些系統中，接收裝置可利用諸如鎖相環(“PLL”)的反饋回路來執行輸出時鐘 恢復技術。PLL分析串行數據流且試圖使接收裝置與發送裝置同步。然而，眾所周知，PLL可 導致隨機和/或確定的抖動，這可引起傳輸誤差。該抖動可連續地累積，這最終可影響FIFO 緩沖器中的像素數據量。例如，在FIFO緩沖器中像素數據的逐步增加可導致這種數據的過 剩，這在此被稱為“上溢”狀況。相反地，在FIFO緩沖器中像素數據的逐步減少可導致這種 數據的短缺，這在此被稱為“下溢”狀況。在上溢或下溢狀況中，接收裝置的幀恢復和/或 圖像穩定可能被損害。概述本發明目的在于用于在接收裝置中校正輸出時鐘的頻率的電路。接收裝置從發送 裝置接收數據和時間戳部分(time stamp component)。時間戳部分至少部分地基于輸出時 鐘的期望頻率。在一個實施方案中，電路包括輸出時鐘反饋回路、FIFO緩沖器和時間戳調 節器。輸出時鐘反饋回路調節輸出時鐘的相位和/或輸出時鐘的頻率。該調節至少部分地 基于時間戳部分。FIFO緩沖器暫時儲存數據。時間戳調節器基于FIFO緩沖器的狀態選擇 性地調節時間戳部分。在某些實施方案中，輸出時鐘反饋回路是鎖相環。在一個實施方案中，FIFO緩沖 器具有實際數據級，而且FIFO緩沖器的狀態至少部分地基于實際數據級。在另一個實施方 案中，FIFO緩沖器具有包括上限和下限的目標數據級范圍。在這個實施方案中，當FIFO緩 沖器中的實際數據級高于上限或低于下限時，時間戳調節器調節時間戳部分。FIFO緩沖器 具有在目標數據級范圍內的期望數據級。在一個實施方案中，時間戳調節器將時間戳部分 調節一百分比，該百分比至少部分地基于與FIFO緩沖器中的實際數據級和期望數據級之 間的差相等的偏移。在另一個實施方案中，狀態至少部分地基于FIFO緩沖器中的實際數據 級隨著時間的改變。
在一些實施方案中，時間戳調節器包括以預定的時間間隔監控FIFO緩沖器中的 實際數據級的緩沖監控器。在一個實施方案中，時間戳調節器將時間戳部分調節基于計算 的一個量。在另一個實施方案中，時間戳調節器將時間戳部分調節從查找表或寄存器確定
的一個量。本發明目的也在于用于在接收裝置中校正輸出時鐘的頻率的方法。附圖的簡要說明從結合所附描述理解的附圖中將最好地理解關于其結構及其操作的本發明的新 穎特征和本發明本身，其中類似的引用符號指類似的部分，而且其中

圖1是說明具有本發明的特征的包括時間戳調節器的輸出時鐘校正電路的一個 實施方案的示意性流程圖；圖2是說明包括主流處理器的接收裝置的概觀的框圖；圖3是包括FIFO緩沖器的時間戳調節器和主流處理器的一個實施方案的框圖；圖4是包括多行和多個像素時鐘的接收裝置的一幀的簡化局部視圖；圖5是說明作為FIFO緩沖器中FIFO項目的數量的函數的第一時間戳部分M通過 時間戳調節器的變化的曲線；圖6是可由時間戳調節器使用來確定第一時間戳部分M的變化的查找表的一個實 施方案；圖7是說明作為時間的函數的FIFO緩沖器中的實際數據級的曲線，作為使用具有 本發明特征的輸出時鐘校正電路的結果；圖8是說明用于在接收裝置中校正輸出時鐘頻率的方法的一個實施方案的流程 圖；以及圖9是說明用于在接收裝置中校正輸出時鐘頻率的方法的另一個實施方案的流 程圖。描述系統10包括輸出時鐘校正電路14 (在此有時也被稱作“校正電路”或“電路”)， 該輸出時鐘校正電路14校正來自具有類似或不同頻率的源時鐘的輸出時鐘的頻率作為輸 出時鐘的頻率。本發明可適用于任何跨時鐘域數據傳送系統，例如從源時鐘域到輸出時鐘 域，如在此描述的。盡管在此提供的描述主要集中于視頻系統，特別是流時鐘校正電路，但 應認識到，不應從此處的描述中解釋對視頻系統的限制。例如，在此描述和公開的校正電路 14可能對音頻應用同樣有用，在這些音頻應用中必須基于固定的源時鐘發射器頻率在接收 裝置中恢復和/或校正可變的音頻時鐘采樣頻率。另外，任何其它合適類型的跨時鐘域數 據傳送系統可從在此描述和公布的技術中獲益。圖1是提供包括發送裝置12和接收裝置13 (在點劃線矩形內示出)的系統10的 一個實施方案的示意圖的流程圖。應理解，系統10的可選實施方案可以只包括接收裝置 13，并且可省略發送裝置12。接收裝置13包括輸出時鐘校正電路14的一個實施方案。應 認識到，輸出時鐘校正電路14的特定結構可被改變，以適合系統的設計要求。在圖1所示 的實施方案中，源時鐘被包括在源自發送裝置12的數據流中。源時鐘首先被序列化，而且 隨后在接收裝置13(在圖1中被示為外部虛線矩形)處通過時鐘和數據恢復(“⑶R”)被 恢復，即，反序列化。為了清楚起見，源時鐘的反序列化沒有在圖1中說明。
數據流包括諸如字節數據的輸入數據16和時間戳信息18。時間戳信息18包括第 一時間戳部分18和第二時間戳部分19 (也在圖1中被分別顯示為“M”和“N”)。在某些實 施方案中，時間戳部分18、19可以是基于源時鐘和輸出時鐘的相對頻率的M位數據。應理 解，時間戳部分18、19可以可選地包括除了 M位數據以外的信息。在圖1所示的實施方案中，輸出時鐘校正電路14包括輸出時鐘反饋回路20(在圖 1中被示為內部虛線矩形)、FIFO緩沖器22和時間戳調節器M。輸出時鐘反饋回路20調 節輸出時鐘的相位和輸出時鐘的頻率中的至少一個。在某些實施方案中，該調節至少部分 地基于時間戳部分18、19中的一個或多個。更具體地，在一個實施方案中，該調節至少部分 地基于第一時間戳部分18，使得第一時間戳部分18的值影響輸出時鐘的相位和/或頻率的 調節范圍。在一個實施方案中，輸出時鐘反饋回路20可包括對本領域技術人員已知的任何 數量的不同類型的鎖相環(“PLL”)電路中的一個。PLL電路20的特定設計可被改變。例 如，在圖1所示的實施方案中，PLL電路20可包括相位頻率檢測器26(“PFD”)、電荷泵電路 28 ("CP")、低通濾波器30( “LPF”)或其它類型的濾波器、和電壓控制的振蕩器32( “VC0”) 中的一個或多個。應認識到，這些結構中的一個或多個可從輸出時鐘反饋回路20中完全省 略。可選地，輸出時鐘反饋回路20可包括附加的或可選的稍微類似的結構，而不偏離本發 明的精神或范圍。輸出時鐘反饋回路20可以比圖1所示的輸出時鐘反饋回路20更加復雜 或更不復雜。在一個實施方案中，源時鐘除以整數例如第二時間戳部分19(N)以產生基準時鐘 34(在圖1中被示為“Ref Clk”)。基準時鐘34和反饋時鐘信號36 (在圖1中被示為“FB Clk")然后利用PFD 26被比較。PFD沈可具有兩個輸出38A、38B(分別為UP或DN)，這兩個輸出38A、38B指示后 面的電路如何調節(向上或向下)以鎖定在期望的相位上。輸出38A、38B被饋送到CP 28， 該CP觀可以是對LPF 30的一個或多個電容器產生更高或更低的電壓信號的模擬電流開 關。LPF 30合并電壓信號以使它平滑。該平滑的信號然后被饋送到VCO 32。來自VCO 32 的輸出數據40傳輸到FIFO緩沖器22，而且也間接和循環地反饋回到PFD 26，用于與基準 時鐘34比較。第一時間戳部分18(M)合并到這個反饋循環中作為除數。如下面更詳細地 解釋的，時間戳調節器M包括監控FIFO緩沖器22的狀態的緩沖監控器(未顯示)。基于 FIFO緩沖器22的狀態，時間戳調節器M選擇性地向上或向下調節第一時間戳部分18，以 產生經調整的第一時間戳部分18A。使用這個設計，系統10可更準確地恢復輸出時鐘，和/ 或可提高系統10的抖動性能。圖2是說明包括主流處理器242的接收裝置213的概觀的框圖。在這個實施方案 中，主流處理器位于物理層244和視頻處理器246之間。如圖2所示，源時鐘可包括在源時 鐘域248中的鏈接符號時鐘。在某些實施方案中，輸入數據16(在圖1中示出)可包括被 解碼的數據字節和/或K碼特殊符號。另外，輸出數據40 (在圖1中示出)可包括輸出時 鐘域250中的像素數據連同恢復的顯示定時信息，例如數據使能(DE)、H-synC、V-sync等， 如本領域中已知的。圖3是包括主流處理器342(點劃線內所示)的一個實施方案的系統310的一部 分(點劃線內所示)的框圖。在圖3所示的實施方案中，主流處理器342包括解包塊352、
7通道解復用器354、FIF0緩沖器322、顯示定時發生器356、以及時間戳調節器324。在一個 實施方案中，解包塊352和FIFO緩沖器322的一部分在源時鐘域348內。另外，FIFO緩沖 器322的其余部分、通道解復用器3M和顯示定時發生器356在輸出時鐘域350內。此外， 時間戳調節器3 可在如圖3所示的系統時鐘域358內。然而，應認識到，主流處理器342 的各種組件可選地被包括在不同于在圖3中的實施方案中所示的那些域的域內。解包塊352的設計可改變。在一個實施方案中，解包塊352可從物理層M4 (在圖 2中示出)取得源(字節)數據16 (在圖1中示出)，而且可提取輸出(像素)數據40 (在 圖1中示出)。在某些實施方案中，電路緩沖器可用于從字節數據中提取像素數據。可選 地，可使用不同類型的緩沖器。在一個實施方案中，通道解復用器3M合并來自多個通道的數據并形成一個單獨 的像素數據流。FIFO緩沖器322包括暫時儲存輸出數據40的存儲器。FIFO緩沖器322的設計可 改變。在一個實施方案中，FIFO緩沖器是異步的。在某些實施方案中，FIFO緩沖器322位 于時鐘跨越發生的地方，如圖3所示。例如，源時鐘是寫側時鐘，而輸出時鐘是讀側時鐘。在 一個實施方案中，FIFO緩沖器322可以是122位寬和64位深。在這個實施方案中，可被緩 沖的最多像素對于一個通道是64個像素、對于二個通道是1 個像素、以及對于四個通道 是256個像素。122位的FIFO緩沖器寬度在4通道模式中容納緩沖的4個像素，2個額外 的位用于每行的第一像素和每幀的第一行的標簽信息。在這個實施方案中基于下列項中的 一個或多個⑴一個傳遞單元內的變化，( )適應輸出時鐘變化所需的FIFO緩沖器，以及 (iii)輸出時鐘PLL偏移性能是不確定的，來選擇64位的深度。在某些實施方案中，基于來自屬性數據包的幀參數和從FIFO緩沖器322的可利用 性，顯示定時發生器356產生顯示定時信息，例如數據使能(DE)、H-synC、V-sync等。如下面更詳細地解釋的，基于FIFO緩沖器322的狀態以某個預定間隔例如每行 L1-Ln的第一像素P1,作為一個非排他性的實施例，時間戳調節器3M基于算法或基于查找 表或寄存器選擇性地調節第一時間戳部分18。圖4是包括多行L1-L1^P多個像素時鐘P1-Pn的接收裝置462的一幀的簡化局部視 圖。為了定時恢復，支持各種同步模式。以下提供一些同步模式的非排他性的實施例， 這些同步模式每個可被排他地使用。可選地，同步模式中的一個可與其它同步模式中的一 個或多個合并。在一個實施方案中，定時恢復可在行同步模式中運行。在行同步模式中，顯示定時 計數器可在可利用第一像素P1時被重置，而且有在每行L1-Ln中緩沖的一定數量的像素。在 垂直消隱期期間，顯示定時計數器可在自由運行模式(下面描述)中運行，因為在這段時間 期間沒有由發送裝置12發送的同步信息(在圖1中示出)。在另一個實施方案中，定時恢復可在幀同步模式中運行。在幀同步模式中，每個幀 460將僅被同步一次，這發生在每個幀460的第一行L1的第一像素P1處。在這點之后，幀 恢復將處于自由運行模式中，直到下一幀數據進來。在又一個實施方案中，定時恢復可在自由運行模式中運行。在自由運行模式中，幀 同步至少被執行一次，然后顯示定時計數器進入自由運行模式。這個模式由在幀同步和自由運行模式之間的自動切換或強制切換(通過固件)促進。在再一個實施方案中，定時恢復可在獨立模式中運行。在獨立模式中，接收裝置 462將顯示圖案發生器數據，而且視頻PLL可在開環模式中。如果FIFO緩沖器在每個幀460的第一像素P1處接近空或滿，幀同步模式將再次 生效。在自由運行模式中，在每行L1-Ln的第一像素P1處，FIFO緩沖器狀態被監控或用其他 方法被檢查，以確定當前輸出時鐘是否稍快或稍慢，這可能將FIFO緩沖器置于下溢或上溢 的風險中。在每行L1-Ln的末端，如果必要，可根據查找表或通過計算來調節第一時間戳部 分M。圖5是說明作為FIFO緩沖器中的FIFO項目的數量的函數的第一時間戳部分通過 時間戳調節器的變化(ΔΜ)的一個實施方案的曲線。在一個實施方案中，FIFO緩沖器具有 包括上限(在圖5中示為“U”)、下限(在圖5中示為“L”)、以及期望數據級(在圖5中示 為“D”)的目標數據級范圍。在一個實施方案中，期望數據級大約是FIFO深度的二分之一。 在一個可選的實施方案中，期望數據級可大于或小于FIFO深度的二分之一。在圖5中所示 的實施方案中，當對應于數據級的FIFO項目的數量在U和D之間、包含U和D時，不對第一 時間戳部分M進行調節。在目標數據級范圍中，假定FIFO在正常狀態中運行，而且上溢或 下溢的直接危險被減小。然而，當對應于數據級的FIFO項目的數量高于U時，對第一時間戳部分M進行正 調節。回來參考圖1，通過增加在PLL期間用作除數的M值，輸出時鐘的頻率被減小。通過 減小輸出時鐘頻率，數據不進入并在FIFO緩沖器中同樣快速地積累。作為結果，FIFO緩沖 器中的數據級將降低。如果使用ΔΜ的適當值，FIFO緩沖器中的數據級可被控制以保持在 目標數據級范圍內。相反地，當對應于數據級的FIFO項目的數量低于L時，對第一時間戳部分M進行 負調節。通過減小在PLL期間用作除數的M值，輸出時鐘的頻率被增加。通過增加輸出時 鐘頻率，數據進入且在FIFO緩沖器中更加快速地積累。作為結果，FIFO緩沖器中的數據級 將增加，且如上所示可保持在目標數據級范圍內。在可選的實施方案中，狀態緩沖監控器與前面描述的稍微不同地監控FIFO緩沖 器的狀態。在這個實施方案中，被監控的FIFO緩沖器的狀態至少部分地基于FIFO緩沖器 中的實際數據級隨著時間的改變。在一個這樣的實施方案中，緩沖監控器監控隨著時間的 改變的速率，以確定時間戳調節器是否需要調節第一時間戳部分M。因此，即使實際數據級 可在目標數據級范圍內，實際數據級的改變的速率和/或方向也可足夠快，以指示時間戳 調節器需要調節第一時間戳部分M。相反地，即使實際數據級可能在目標數據級范圍之外， 實際數據級的改變的速率和/或方向可使得時間戳調節器不需要調節第一時間戳部分M。 以另一種方式陳述，在一個實施方案中，時間戳調節器可基于實際數據級和實際數據級的 改變的速率和/或方向預測實際數據級將來是否在目標數據級范圍內。圖6是可由時間戳調節器使用來確定第一時間戳部分M的變化的查找表的一個非 排他性實施例。應認識到，作為非排他性實施例，可使用的實際查找表可根據FIFO緩沖器 的尺寸、接收裝置的每行像素的數量、和/或某些公差等級的要求而改變。換句話說，僅為 了解釋的容易提供圖6中所示的查找表，而且沒有限制被預期或暗示。例如，對于某個應用 可能需要更窄或更寬的目標數據級范圍。在圖6所示的實施例中，目標數據級范圍在M和40個FIFO項目之間。在這個實施方案中，假如FIFO項目的數量在M和40之間，對第一時 間戳部分M不進行調節。然而，如果在這個實施例中FIFO項目的數量在16和M之間，包 括16和對，則ΔΜ等于-80，而且M因此被減小了 80。如果在這個實施例中FIFO項目的數 量在48和56之間，包括48和56，則Δ M等于+160，而且M因此被增加了 160，等等。應理解，查找表可按需要或多或少地比圖6中所示的查找表精確，以適合系統10 的設計要求。以另一種方式陳述，連續的Δ M值可或多或少地逐漸變化，Δ M值的變化所需 的FIFO項目的數量可或多或少緊密地間隔開，等等。在圖6中所示的查找表的實施方案中，目標數據級范圍可被預設，使得該范圍反 映FIFO緩沖器的深度的特定百分比。例如，在這個實施方案中的目標數據級范圍是16，這 是總深度64的25%。在非排他性可選的實施方案中，目標數據級范圍可小于FIFO緩沖器 的總深度的約75% .50^^40% .30^^20%、10%或5%。在又一個實施方案中，目標數據級 范圍可等于期望數據級。以另一種方式陳述，目標數據級范圍可以是零，使得從期望數據級 的任何偏離導致時間戳調節器調節第一時間戳部分M。在再一個可選的實施方案中，算法適用于在不同的時間點，S卩，以預定間隔或某個 其它時間幀方案計算合適的ΔΜ。在一個這樣的實施方案中，算法可用于如下計算ΔΜ:
(FIFO offset)χΜΓ11^——-~^[1]
^Total在公式[1]中，FIFO偏移是在特定的時間點，即，在幀的每行L1-Ln的第一像素P1 處期望數據級和FIFO緩沖器中的實際數據級之間的差。另外，HT。tal是接收裝置的每個水 平行中的像素的數量。在這個實施方案中，可基于這個算法對ΔΜ預先確定上限和下限，以 確定是否和何時第一時間戳部分將被調節。換句話說，如果△M的絕對值小于某個值，不對 第一時間戳部分M進行調節。相反地，如果△ M的絕對值大于某個值，對第一時間戳部分M 進行調節。對第一時間戳部分M的調節可以按乘數的形式，其基于從算法中計算的百分比。 例如，如果在特定時間的FIFO偏移是+32且HT。tal是2000，數據進入FIFO緩沖器的頻率需 要減小32/2000 = . 016或1. 6%。因此，第一時間戳部分M應增加1. 6%，使得在輸出時鐘 反饋回路(例如PLL)期間使用的除數(經調整的M)較大，這有效地減慢數據進入FIFO緩 沖器的頻率。作為結果，FIFO緩沖器中的像素數據的較少積累發生，這降低了上溢的可能 性。應認識到，假如對第一時間戳部分M進行的任何調節基于FIFO緩沖器的狀態，上 面提供的算法只是許多可能算法中的一個實施例，而且沒有限制被預期或暗示。圖7是說明作為時間的函數的FIFO緩沖器中的實際數據級的示范性曲線，作為使 用輸出時鐘校正電路的結果。在這個實施例中，在T1,FIFO緩沖器中的實際數據級(FIFO項 目)在期望等級處，期望等級在目標數據級范圍內。因此，在1\，對第一時間戳部分M不進 行調節。在T2，實際數據級從在T1時的實際數據級稍微增加，但它仍在目標數據級范圍內。 因此，在T2，對第一時間戳部分M不進行調節。在T3,實際數據級增加而高于目標數據級范圍的上限U。因此，在T3,時間戳調節 器確定對第一時間戳部分M的調節是必要的。如以前在此處描述的，通過利用查找表或通過計算，第一時間戳部分M被調節以在輸出時鐘反饋回路期間使用，以調節FIFO緩沖器中 的實際數據級，使得它在目標數據級范圍內。在T4,實際數據級從在T3時的實際數據級稍微減小，而且它已移到目標數據級范 圍內。因此，在T4，對第一時間戳部分M不進行調節。在T5，實際數據級從在T4時的實際數據級稍微減小，但它仍在目標數據級范圍內。 因此，在T5，對第一時間戳部分M不進行調節。圖7中所示的時間T1-T5可以表示各種時間幀。在一個實施方案中，時間T1-T5的 每個可表示幀的每行的第一像素Plt5在另一個實施方案中，時間T1-T5的每個可表示幀的每 隔一行的第一像素Pi。在又一個實施方案中，時間T1-T5的每個可表示每幀的第一像素P115 在再一個實施方案中，時間T1-T5的每個可表示實際預定持續時間。應理解，為了討論的容 易，提供由時間T1-T5表示的這些實施例，而且對于T1-T5存在許多其它可能性，包括時間的 一致間隔和非一致間隔。圖8是說明用于在接收裝置中校正輸出時鐘頻率的方法的一個實施方案的流程 圖。在這個實施方案中，在步驟870，如以前在此處描述的，時間戳調節器以預定的時間間隔 監控FIFO緩沖器的狀態。作為一個非排他性實施例，時間間隔可至少部分地基于時間，或 它可至少部分地基于事件，例如在給定幀的每行的第一像素時鐘處。在步驟872，時間戳調節器確定FIFO緩沖器中的實際數據級是否落在預定的目標 數據級范圍之外。如果確定實際數據級沒有落在這個范圍之外，例如，它落在目標數據級 范圍內，則時間戳調節器等待直到下一個預定的時間間隔，且重復步驟870。如果確定了實 際數據級落在目標數據級范圍之外，則如以前在此處描述的，時間戳調節器在步驟874利 用算法計算乘數。在某些實施方案中，該算法可至少部分地基于與另一個數據級比較的在 FIFO緩沖器中的實際數據級。在一個實施方案中，與實際數據級比較的數據級可以是期望 數據級。可選地，與實際數據級比較的數據級可以是上限或下限等級中的一個。在步驟876，第一時間戳部分乘以所計算的乘數以向上或向下調節第一時間戳部 分。在步驟878，在諸如PLL的輸出時鐘反饋回路中使用經調整的第一時間戳部分來 校正輸出時鐘頻率。使用這個方法，在FIFO緩沖器中上溢或下溢的發生率可被減小。在步 驟870，以合適的時間間隔重復這個過程。圖9是說明用于在接收裝置中校正輸出時鐘頻率的方法的另一個實施方案的流 程圖。在這個實施方案中，在步驟980，如以前在此處描述的，時間戳調節器以預定的時間間 隔監控FIFO緩沖器的狀態。作為一個非排他性實施例，時間間隔可至少部分地基于時間， 或它可至少部分地基于事件，例如在給定幀的每行的第一像素時鐘處。在步驟982，時間戳調節器確定FIFO緩沖器中的實際數據級是否落在預定的目標 數據級范圍之外。如果確定了實際數據級沒有落在這個范圍之外，例如，它落在目標數據級 范圍內，則時間戳調節器等待直到下一個預定的時間間隔，且重復步驟980。如果確定實際 數據級落在目標數據級范圍之外，則如以前在此處描述的，時間戳調節器在步驟984從查 找表或寄存器確定乘數。在步驟986，第一時間戳部分乘以來自查找表或寄存器的乘數，以向上或向下調節 第一時間戳部分。
在步驟988，經調整的第一時間戳部分在諸如PLL的輸出時鐘反饋回路中被使用， 以校正輸出時鐘頻率。使用這個方法，在FIFO緩沖器中上溢或下溢的發生率可被減小。在 步驟980，以合適的時間間隔重復這個過程。雖然如在此顯示和詳細公開的特定系統10和輸出時鐘校正電路15完全能夠實現 目的并提供以前在此處陳述的優勢，應理解，它們僅表示一個或多個實施方案，而且除了如 所附權利要求中所描述的以外，不預期對在此顯示的結構和設計的細節的限制。
權利要求
1.一種用于在接收裝置中校正輸出時鐘的頻率的電路，所述接收裝置接收來自發送裝 置的數據和時間戳部分，所述時間戳部分至少部分地基于所述輸出時鐘的期望頻率，所述 電路包括輸出時鐘反饋回路，其調節所述輸出時鐘的相位和所述輸出時鐘的頻率中的至少一 個，所述調節至少部分地基于所述時間戳部分；FIFO緩沖器，其暫時儲存所述數據；以及時間戳調節器，其基于所述FIFO緩沖器的狀態選擇性地調節所述時間戳部分。
2.如權利要求1所述的電路，其中，所述輸出時鐘反饋回路是鎖相環。
3.如權利要求1所述的電路，其中，所述FIFO緩沖器具有實際數據級，而且所述FIFO 緩沖器的狀態至少部分地基于所述實際數據級。
4.如權利要求3所述的電路，其中，所述FIFO緩沖器具有包括上限和下限的目標數據 級范圍，而且其中當所述FIFO緩沖器中的所述實際數據級高于所述上限時，所述時間戳調 節器調節所述時間戳部分。
5.如權利要求4所述的電路，其中，所述FIFO緩沖器具有在所述目標數據級范圍內 的期望數據級，而且所述時間戳調節器將所述時間戳部分增加一百分比，所述百分比至少 部分地基于與所述FIFO緩沖器中的所述實際數據級和所述期望數據級之間的差相等的偏 移。
6.如權利要求5所述的電路，其中，所述時間戳調節器包括以預定的時間間隔監控所 述FIFO緩沖器中的所述實際數據級的緩沖監控器，而且其中所述百分比還至少部分地基 于所述預定的時間間隔的長度。
7.如權利要求3所述的電路，其中，所述FIFO緩沖器具有目標數據級范圍，該目標數據 級范圍具有下限，而且當所述FIFO緩沖器的所述實際數據級低于所述下限時，所述時間戳 調節器調節所述時間戳部分。
8.如權利要求7所述的電路，其中，所述FIFO緩沖器具有在所述目標數據級范圍內的 期望數據級，而且所述時間戳調節器將所述時間戳部分減小一百分比，所述百分比至少部 分地基于所述實際數據級和所述期望數據級之間的偏移。
9.如權利要求8所述的電路，其中，所述時間戳調節器包括周期地監控所述FIFO緩 沖器中的所述實際數據級的緩沖監控器，所述緩沖監控器以預定的時間間隔監控所述FIFO 緩沖器的狀態，而且所述百分比還至少部分地基于所述預定時間間隔的長度。
10.如權利要求3所述的電路，其中，所述FIFO緩沖器具有包括上限和下限的目標數據 級范圍，而且當所述FIFO緩沖器的所述實際數據級在所述上限和所述下限之間時，所述時 間戳調節器不調節所述時間戳部分。
11.如權利要求1所述的電路，其中，所述FIFO緩沖器具有實際數據級，而且所述狀態 至少部分地基于所述FIFO緩沖器中的所述實際數據級隨著時間的改變。
12.如權利要求1所述的電路，其中，所述時間戳調節器包括周期地監控所述FIFO緩沖 器的狀態的緩沖監控器。
13.如權利要求12所述的電路，其中，所述緩沖監控器以預定的時間間隔監控所述 FIFO緩沖器的狀態。
14.如權利要求12所述的電路，其中，所述接收裝置包括視頻輸出，該視頻輸出具有包括多個像素的行，而且其中所述預定的時間間隔至少部分地基于每行的像素的數量和所述 輸出時鐘的頻率。
15.如權利要求12所述的電路，其中，所述接收裝置包括具有多行的視頻輸出，每行具 有多個像素，而且其中所述預定的時間間隔基于所述視頻輸出的行的數量。
16.如權利要求1所述的電路，其中，所述時間戳調節器將所述時間戳部分調節基于計算的一個量。
17.如權利要求1所述的電路，其中，所述時間戳調節器將所述時間戳部分調節從查找 表確定的一個量。
18.如權利要求1所述的電路，其中，所述FIFO緩沖器是行緩沖器。
19.一種接收裝置，其包括權利要求1的電路。
20.一種用于在接收裝置中校正輸出時鐘的頻率的方法，所述方法包括以下步驟 使用輸出時鐘反饋回路調節所述輸出時鐘的相位和所述輸出時鐘的頻率中的至少一個，所述調節至少部分地基于通過所述接收裝置接收的時間戳部分； 將通過所述接收裝置接收的數據暫時儲存在FIFO緩沖器中；以及 使用時間戳調節器基于所述FIFO緩沖器的狀態選擇性地調節所述時間戳部分。
21.如權利要求20所述的方法，其中，所述輸出時鐘反饋回路是鎖相環。
22.如權利要求20所述的方法，其中，選擇性地調節的所述步驟包括將所述時間戳部 分調節至少部分地基于所述FIFO緩沖器的實際數據級的一個量。
23.如權利要求20所述的方法，其中，選擇性地調節的所述步驟包括當所述FIFO緩沖 器的實際數據級落在所述FIFO緩沖器中的目標數據級范圍之外時，調節所述時間戳部分。
24.如權利要求23所述的方法，其中，選擇性地調節的所述步驟包括將所述時間戳部 分調節一百分比，所述百分比至少部分地基于與所述FIFO緩沖器中的所述實際數據級和 期望數據級之間的差相等的偏移。
25.如權利要求23所述的方法，其中，選擇性地調節的所述步驟包括當所述FIFO緩沖 器的所述實際數據級落在所述目標數據級范圍內時，不調節所述時間戳部分。
26.如權利要求20所述的方法，其中，選擇性地調節的所述步驟包括所述狀態至少部 分地基于所述FIFO緩沖器中的實際數據級隨著時間的改變。
27.如權利要求20所述的方法，其中，選擇性地調節的所述步驟包括使用緩沖監控器 以預定的時間間隔監控所述FIFO緩沖器的狀態。
28.如權利要求20所述的方法，其中，選擇性地調節的所述步驟包括將所述時間戳部 分調節基于算法的一個量。
29.如權利要求20所述的方法，其中，選擇性地調節的所述步驟包括將所述時間戳部 分調節從查找表確定的一個量。
30.如權利要求20所述的方法，其中，暫時儲存的所述步驟包括所述FIFO緩沖器是行 緩沖器。
31.一種用于在接收裝置中校正輸出時鐘的頻率的電路，所述接收裝置接收來自發送 裝置的數據和時間戳部分，所述時間戳部分至少部分地基于所述輸出時鐘的期望頻率，所 述電路包括鎖相環，其調節所述輸出時鐘的相位和所述輸出時鐘的頻率中的至少一個，所述調節至少部分地基于所述時間戳部分；FIFO緩沖器，其暫時儲存所述數據，所述FIFO緩沖器具有實際數據級、包括上限和下 限的目標數據級范圍和在所述上限和所述下限之間的期望數據級；以及時間戳調節器，其只有當所述實際數據級落在所述目標數據級范圍之外時才將所述時 間戳部分調節基于所述FIFO緩沖器的所述實際數據級和所述期望數據級之間的差的一個 量。
全文摘要
一種用于在接收數據(16)和時間戳部分(18)的接收裝置(13)中校正輸出時鐘的頻率的輸出時鐘校正電路(14)包括輸出時鐘反饋回路(20)、FIFO緩沖器(22)和時間戳調節器(24)。輸出時鐘反饋回路(20)基于時間戳部分(18)調節輸出時鐘的相位和/或頻率。FIFO緩沖器(22)暫時儲存數據。時間戳調節器(24)基于FIFO緩沖器的狀態選擇性地調節時間戳部分。在一個實施方案中，狀態至少部分地基于FIFO緩沖器中的實際數據級。在另一個實施方式中，FIFO緩沖器(22)具有目標數據級范圍，而且當FIFO緩沖器中的實際數據級在這個范圍之外時，時間戳部分被調節。
文檔編號H04J3/06GK102100021SQ200980127656
公開日2011年6月15日 申請日期2009年6月16日 優先權日2008年6月17日
發明者志兵·劉, 勝杰·梁 申請人:聯合設備技術公司