專利名稱：用于判決反饋均衡器的加法器的輸入控制電路的制作方法
技術領域：
本發明一般涉及集成電路(IC)設計，更具體地，涉及判決反饋均衡
器設計。
背景技術：
隨著半導體工藝技術的進步，IC芯片能夠以更快的速度運行并且提供 更高的運行功率。這為I/O信號的數據速率提出了更高的要求，以實現系 統級性能最大化。1/0信號可以在諸如中央處理器(CPU)內存應用的碼間 鏈路傳輸，以及出現在如可升級(scalable)多處理器服務器和高速路由/ 交換機的系統中的遠程背板或同軸電纜鏈路。遠程應用程序在實現魯棒高 速I/O傳輸中尤其存在難題，因為在數據速率進入操作的微波頻率范圍或超 出這個范圍時，由于反射會出現增大的線損、串擾以及信號失真的綜合效應。
為了實現可靠的信號傳輸，1/0核心體系結構可以采用鏈路均衡器的一 些形式。用于達到3-4Gb/s的數據速率的常用的均衡器為在發射機端的前 饋均衡器，或FFE，該均衡器預校正信號，使得信號可以在接收機恢復出 具有適合可靠數據檢測的期望的形狀。均衡器的另 一種形式是判決反饋均 衡器，或DFE,其通過從當前接收信號中減去出現在先驗數據信號的碼間 干擾或ISI來操作。
圖1為采用DFE的常規接收機100的框圖。接收機100包括信號放大 器IIO,用于DFE140的加法器120，模擬-數字采樣器130，解復用器模塊 150， DFE邏輯模塊160，時鐘數據恢復(CDR)邏輯模塊170和相位插值 器模塊175。 DFE邏輯模塊160從解復用器模塊150的輸出中提取抽頭權。 抽頭權在乘法器122與DFE信號組合，然后被相加器125加和。乘法器122 和相加器125都是加法器120的組成部分。CDR邏輯模塊170和相位插值 器模塊175為采樣器130獲取時間信息。總之，DFE將校正值與接收信號加和作為先驗切片數據判決和相關抽頭權的函數。
圖2示出了加法器120的常規電路實現原理圖，加法器120包括k個 抽頭，其中k為整數。放大器110的輸出，以差分對的形式，通過網絡SN 和SP連接到采樣器130的輸入。數個反饋抽頭塊2t)2[l]到202[k]連接到網 絡SN和SP，其中k為整數。加法器120用于加和反饋抽頭和接收信號。
參考圖2，抽頭202[1]到202[k]的電路結構是相同的，但是對于每個抽 頭塊，信號和抽頭權是不同的。以抽頭塊202[1]作為示例，互補數據信號 DataP[l]和DataN[l]由圖1所示的DFE模塊140生成，互補標志信號SgnP[l] 和SgnN[l]由圖1所示的DFE邏輯模塊160生成。抽頭權[l]由預定電流源 206[1]表示。 一對NMOS晶體管212[1]和214[1]確定抽頭權[1]加到網絡SN 或者網絡SP上。當NOMS晶體管212[1]開啟時，電流從網絡SP流出，例 如，網絡SP的接收信號由抽頭權[1]修正。類似地，當NOMS晶體管214[1] 開啟(turn of)時，電流從網絡SN流出，例如，網絡SN的接收信號由抽 頭權[l]修正。NMOS晶體管212[1]和214[1]由互補數據信號DataP[l]和 DataN[l]以及互補標志信號SgnP[l]和SgnN[l]控制。當信號SgnP[l]為邏輯 高，并且信號SgnN[l]為邏輯低，那么PMOS晶體管224[1]和226[1]開啟。 同時，如果信號DataP[l]為邏輯高，并且信號DataN[l]為邏輯低，那么NMOS 晶體管212[1]開啟并且NMOS晶體管214[1]關斷。類似地，當信號SgnP[l] 為邏輯低并且信號SgnN[l]為邏輯高時，PMOS晶體管222[1]和228[1]開啟。 同時，如果信號DataP[l]為邏輯高并且信號DataN[l]為邏輯低，那么NMOS 晶體管214[1]開啟并且NMOS晶體管212[1]關斷。通過這種方法，在網絡 SN或網絡SP預期的抽頭權以電流源206[1]的強度的形式反饋到接收信號。
但是，數據信號DataP[l]或DataN[l]需要通過傳輸門PMOS晶體管 222[1]、 224[1]、 226[1]或228[1]來控制NMOS晶體管212[1]或214[1]。傳 輸門PMOS晶體管從它的源極到漏極具有壓降。對于深亞微米工藝，電源 電壓可能會非常低，導致PMOS晶體管222[1]、 224[1]、 226[1]或228[1] 的壓降與電源電壓相當。在這種情況下，加法器電路120會慢下來或者甚 至不能正常工作。因此，需要可以在低電源電壓下工作并且不影響速度的 DFE的加法器。
發明內容
本發明公開了一種判決反饋均衡器(DFE)的加法器的抽頭電路，該 抽頭電路包括接收信號的差分對線路，具有與連接在第一節點和地之間 的抽頭權基本成比例的量級的電流源，可控制的將電流源連接到接收信號 線路中的任一個的數個NMOS晶體管，只連接到所述數個NMOD晶體管 的柵極的DFE數據信號和DFE邏輯標志信號，其中抽頭電路可以在低電 源電壓下工作并且不損失速度。
本發明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路， 所述抽頭電路包括傳輸接收信號的差分對的第一和第二網絡；連接在第 一節點和第一電源電壓之間的校正源，所述校正源具有與抽頭權基本成比 例的量級；具有分別連接在所述第 一節點和第二節點之間的源極和漏極的 第一開關晶體管；具有分別連接在所述第一節點和第三節點之間的源極和 漏極的第二開關晶體管；具有分別連接在所述第二節點和所述第一網絡之 間的源極和漏極的第三開關晶體管；具有分別連接在所述第二節點和所述 第二網絡之間的源極和漏極的第四開關晶體管；具有分別連接在所述第三 節點和所述第 一 網絡之間的源極和漏極的第五開關晶體管；具有分別連接 在所述第三節點和所述第二網絡之間的源極和漏極的第六開關晶體管；分 別連接到所述第一和第二開關晶體管的柵極的第一和第二控制信號，所述 第一和第二控制信號彼此互補；連接到所述第三和第六開關晶體管的柵極
的第三控制信號；以及連接到所述第四和第五開關晶體管的柵極的第四控 制信號，所述第四控制信號與所述第三控制信號互補。
本發明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路， 所述抽頭電路包括傳輸接收信號的差分對的第一和第二網絡；連接在第 一節點和第 一 電源電壓之間的電流源，所述電流源具有與抽頭權基本成比 例的量級；具有分別連接在所述第一節點和第二節點之間的源極和漏極的 第一開關晶體管；具有分別連接在所述第一節點和第三節點之間的源極和 漏極的第二開關晶體管；具有分別連接在所述第二節點和所述第一網絡之 間的源極和漏極的第三開關晶體管；具有分別連接在所述第二節點和所述 第二網絡之間的源極和漏極的第四開關晶體管；具有分別連接在所述第三 節點和所述第 一網絡之間的源極和漏極的第五開關晶體管；具有分別連接在所述第三節點和所述第二網絡之間的源極和漏極的第六開關晶體管；分 別連接到所述第一和第二開關晶體管的柵極的第一和第二控制信號，所述
第一和第二控制信號彼此互補；連接到所述第三和第六開關晶體管的柵極
的第三控制信號；以及連接到所述第四和第五開關晶體管的柵極的第四控 制信號，所述第四控制信號與所述第三控制信號互補。
本發明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路， 所述抽頭電路包括傳輸接收信號的差分對的第一和第二網絡；連接在第 一節點和地之間的校正源，所述校正源具有與抽頭權基本成比例的量級；
具有分別連接在所述第一節點和第二節點之間的源極和漏極的第一 NOMS 晶體管；具有分別連接在所述第一節點和第三節點之間的源極和漏極的第二NMOS晶體管；具有分別連接在所述第二節點和所述第一網絡之間的源 極和漏極的第三NMOS晶體管；具有分別連接在所述第二節點和所述第二 網絡之間的源極和漏極的第四NMOS晶體管；具有分別連接在所述第三節 點和所述第一網絡之間的源極和漏極的第五NMOS晶體管；具有分別連接 在所述第三節點和所述第二網絡之間的源極和漏極的第六NMOS晶體管； 分別連接到所述第一和第二 NMOS晶體管的柵極的第一和第二控制信號， 所述第一和第二控制信號彼此互補；連接到所述第三和第六NMOS晶體管 的柵極的第三控制信號；以及連接到所述第四和第五NMOS晶體管的柵極 的第四控制信號，所述第四控制信號和所述第三控制信號互補。
從下面的具體實施方式
的描述結合附圖將更好的理解本發明的操作的 構造和方法，當然，也包括其中附加的目的和有益效果。
附加的并且形成說明書 一 部分的附圖包括在本發明的特定方面的描寫 中。本發明以及本發明提供的系統的元件和操作的更清楚的概念，通過參 考示例以及附圖中示出的非限制性的實施例將更容易理解，附圖中相同的 標號(如果它們出現在多于一個附圖中)標識相同的元件。通過參考一個 或多個附圖結合本發明的描述可以更好的理解本發明。需要注意的是，附 圖中示出的特征不需要按比例繪制。
圖1為采用判決反饋均衡器(DFE)的常規接收機的方框圖；圖2為圖1所示的DFE的加法器的常規電路實現的原理圖； 圖3為根據本發明第一個實施例的DFE的加法器的原理圖； 圖4為根據本發明第二個實施例的DFE的另 一個加法器的原理圖。
具體實施例方式
本發明公開了一種用于判決反饋均衡器(DFE)的加法器電路，其可 以在低電源電壓下工作，并且不影響速度和電路復雜度。
如上面背景技術部分所述，DFE的加法器用于通過從差分放大器輸出 的正才及或負極拉動加權電流來為接收信號加入DFE校正。
圖3示出了根據本發明第一個實施例的DFE的加法器300的原理圖。 加法器300在網絡SN和SP通過在網絡SN或網絡SP使用數個抽頭拉動 電流校正差分接收信號，圖3中僅示出了其中一個抽頭302。抽頭302包 括具有由抽頭權決定的量級的電流源306。電流源306連接到節點Nl和地 VSS之間。此處術語"連接"表示直接連接或通過其它元件連接，當然這 里添加的其它元件支持電路功能。
再次參考圖3，數個NMOS開關晶體管312 327選擇性的將節點Nl 連接到網絡SN和SP上。具體地說，NMOS晶體管317連接到節點N1和 節點N2之間。NMOS晶體管327連接到節點Nl和節點N3之間。NMOS 晶體管312連接到節點N2和網絡SN之間。NMOS晶體管314連接到節點 N2和網絡SP之間。NMOS晶體管322連接到節點N3和網絡SN之間。 NMOS晶體管324連接到節點N3和網絡SP之間。NMOS晶體管317的柵 極連接到標志信號SgnP。 NMOS晶體管327的柵極連接到標志信號SgnN。 NMOS晶體管312和324的柵極連接到數據信號DataP。NMOS晶體管314 和322的柵極連接到數據信號DataN。如上面背景技術部分所述，標志信 號SgnP和SgnN是彼此互補的并且由圖1所示的DFE邏輯模塊160生成。 數據信號DataP和DataN是彼此互補的并且由圖1所示的DFE模塊140生 成。
在運行中，當標志信號SgnP和SgnN分別為邏輯高和低的時候，NMOS 晶體管317開啟并且NMOS晶體管327關斷。同時，如果數據信號DataP 和DataN分別為邏輯高和低，那么NMOS晶體管312和324開啟并且NMOS晶體管314和322關斷。因此，電流源306切換到網絡SN。當標志信號 SgnP和SgnN分別保持邏輯高和低，并且數據信號DataP和DataN分別為 邏輯低和高的時候，NMOS晶體管317和NMOS晶體管314開啟，從而電 流源切換到網絡SP。
另 一方面，當標志信號SgnP和SgnN分別為邏輯低和高的時候，NMOS 晶體管317關斷并且NMOS晶體管327開啟。同時，如果數據信號DataP 和DataN分別為邏輯高和低，那么NMOS晶體管312和324開啟并且NMOS 晶體管314和322關斷。因此，電流源306切換到網絡SP。當標志信號SgnP 和SgnN分別保持邏輯低和高，并且數據信號DataP和DataN分別為邏輯 低和高的時候，NMOS晶體管327和NMOS晶體管322開啟，從而電流源 306切換到網絡SN。
再次參考圖3，當標志信號SgnP和SgnN以及凄史據信號DataP和DataN 都連接到開關NMOS晶體管的柵極的時候，抽頭302可以在非常低的電源 電壓下工作并且比圖2所示的抽頭202[1]切換快，在圖2所示的抽頭202[1] 中，DataP[l]和DataN[l]分別連接到傳輸門NMOS晶體管222[1]和224[1] 的漏極上，或分別連接到傳輸門NMOS晶體管226[1]和228[1]的漏極上。
圖4示出了根據本發明的第二實施例的DFE的可供選擇的加法器400 的原理圖。加法器400的電路結構與圖3所示的加法器300相同，但是信 號連接到不同的晶體管的柵極上。具體地_說，數據信號DataP和DataN分 別連接到NMOS晶體管317和327的柵極上。標志信號SgnP連接到NMOS 晶體管312和324上。標志信號SgnN連接到NMOS晶體管314和322上。 因為標志信號在運行過程中為擬常信號，而數據信號會根據接收信號隨時 間變化。數據信號DataP或DataN的門負載為圖4所示的抽頭400的一個 門，但對于圖3所示的抽頭300則是兩個門。因此，抽頭400的轉變速率 比較圖3所示的抽頭300有了進一步改進。
參考圖3和圖4，總而言之，NMOS晶體管312 327為加法器300或 400的抽頭構成輸入控制電路。控制信號，如數據信號DataP和DataN以 及標志信號SgnP和SgnN，都連接到NMOS晶體管312 327的4冊極上， 從而加法器300或400的抽頭能夠在低電源電壓下工作并且不損失切換速 度。盡管所公開的加法器電路300或400由NMOS晶體管以及連接到地的 電流源構成，但是技術人員可以意識到，加法器電路也可以由PMOS晶體 管以及連接到高壓電源的電流源構成。以上所述提供了很多不同的實施例或實現本發明的不同特征的實施 例。描述了元件或工藝的特定的實施例以幫助闡明本發明。當然這些僅是 實施例，并不是對權利要求中所描述的本發明的限制。盡管本發明此處被具體化為 一個或多個特定的例子示出和描述，然而 本發明并不限于所示出的細節，因為在不偏離本發明的精神以及在權利要 求的范圍和等同范圍內，可以作出多種改進和結構變化。因此，寬范圍地 并且如權利要求中所闡明的在某種意義上與本發明的范圍 一致地解釋附加 的權利要求是適當的。
權利要求
1、一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭電路包括傳輸接收信號的差分對的第一和第二網絡；連接在第一節點和第一電源電壓之間的校正源，所述校正源具有與抽頭權基本成比例的量級；具有分別連接在所述第一節點和第二節點之間的源極和漏極的第一開關晶體管；具有分別連接在所述第一節點和第三節點之間的源極和漏極的第二開關晶體管；具有分別連接在所述第二節點和所述第一網絡之間的源極和漏極的第三開關晶體管；具有分別連接在所述第二節點和所述第二網絡之間的源極和漏極的第四開關晶體管；具有分別連接在所述第三節點和所述第一網絡之間的源極和漏極的第五開關晶體管；具有分別連接在所述第三節點和所述第二網絡之間的源極和漏極的第六開關晶體管；分別連接到所述第一和第二開關晶體管的柵極的第一和第二控制信號，所述第一和第二控制信號彼此互補；連接到所述第三和第六開關晶體管的柵極的第三控制信號；以及連接到所述第四和第五開關晶體管的柵極的第四控制信號，所述第四控制信號與所述第三控制信號互補。
2、 根據權利要求1所述抽頭電路，其中所述校正源為電流源。
3、 根據權利要求1所述抽頭電路，其中所述第一和第二控制信號由 DFE電路生成，并且所述第三和第四控制信號由DFE邏輯電路生成。
4、 根據權利要求1所述抽頭電路，其中所述第一和第二控制信號由 DFE邏輯電路生成，并且所述第三和第四控制信號由DFE電路生成。
5、 一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭電 路包括傳輸接收信號的差分對的第 一和第二網絡；連接在第 一 節點和第 一 電源電壓之間的電流源，所述電流源具有與抽 頭權基本成比例的量級；具有分別連接在所述第 一 節點和第二節點之間的源極和漏極的第 一 開 關晶體管；具有分別連接在所述第一節點和第三節點之間的源極和漏極的第二開 關晶體管；具有分別連接在所述第二節點和所述第 一 網絡之間的源極和漏極的第 三開關晶體管；具有分別連接在所述第二節點和所述第二網絡之間的源極和漏極的第 四開關晶體管；具有分別連接在所述第三節點和所述第一網絡之間的源極和漏極的第 五開關晶體管；具有分別連接在所述第三節點和所述第二網絡之間的源極和漏極的第 六開關晶體管；分別連接到所述第 一和第二開關晶體管的柵極的第 一和第二控制信號，所述第一和第二控制信號彼此互補；連接到所述第三和第六開關晶體管的柵極的第三控制信號；以及 連接到所述第四和第五開關晶體管的柵極的第四控制信號，所述第四控制信號與所述第三控制信號互補。
6、 根據權利要求l或5所述抽頭電路，其中所述第一電源電壓為地。
7、 根據權利要求6所述抽頭電路，其中所述第一到第六開關晶體管為 NOMS晶體管。
8、 根據權利要求1或5所述抽頭電路，其中所述第一電源電壓為高壓 電源(VDD)。
9、 根據權利要求8所述抽頭電路，其中所述第一到第六開關晶體管為 PMOS晶體管。
10、 根據權利要求5所述抽頭電路，其中所述第一和第二控制信號由DFE電i 各生成，并且所述第三和第四控制信號由DFE邏輯電路生成。
11、 根據權利要求5所述抽頭電路，其中所述第一和第二控制信號由 DFE邏輯電路生成，并且所述第三和第四控制信號由DFE電路生成。
12、 一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭 電路包括傳輸接收信號的差分對的第 一和第二網絡；連接在第 一 節點和地之間的校正源，所述校正源具有與抽頭權基本成 比例的量級；具有分別連接在所述第 一 節點和第二節點之間的源極和漏極的第一 NOMS晶體管；具有分別連接在所述第一節點和第三節點之間的源極和漏極的第二 NMOS晶體管；具有分別連接在所述第二節點和所述第 一 網絡之間的源極和漏極的第 三NMOS晶體管；具有分別連接在所述第二節點和所述第二網絡之間的源極和漏極的第 四NMOS晶體管；具有分別連接在所述第三節點和所述第一網絡之間的源極和漏極的第 五NMOS晶體管；具有分別連接在所述第三節點和所述第二網絡之間的源極和漏極的第 六NMOS晶體管；分別連接到所述第一和第二 NMOS晶體管的柵極的第一和第二控制信 號，所述第一和第二控制信號彼此互補；連接到所述第三和第六NMOS晶體管的柵極的第三控制信號；以及連接到所述第四和第五NMOS晶體管的柵極的第四控制信號，所述第 四控制信號和所述第三控制信號互補。
13、 根據權利要求12所述抽頭電路，其中所述校正源為電流源。
14、 根據權利要求12所述抽頭電路，其中所述第一和第二控制信號由 DFE電路生成，并且所述第三和第四控制信號由DFE邏輯電路生成。
15、 根據權利要求12所述抽頭電路，其中所述第一和第二控制信號由 DFE邏輯電路生成，并且所述第三和第四控制信號由DFE電路生成。
全文摘要
本發明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路，該抽頭電路包括接收信號線路的差分對，具有與連接在第一節點和地之間的抽頭權基本成比例的量級的電流源，可控制地將電流源連接到接收信號線路之一的數個NMOS晶體管，只連接到所述數個NMOS晶體管的柵極上的DFE數據信號和DFE邏輯標志信號，其中所述抽頭電路能夠在低電源電壓下工作并且不損失速度。
文檔編號H04B1/16GK101635576SQ200910159910
公開日2010年1月27日 申請日期2009年7月21日 優先權日2008年7月25日
發明者彭永州 申請人:臺灣積體電路制造股份有限公司