一種數字視頻信號轉換裝置及數字視頻信號傳輸系統的制作方法

專利名稱：一種數字視頻信號轉換裝置及數字視頻信號傳輸系統的制作方法
技術領域：
本發明屬于數字視頻信號傳輸技術領域，尤其涉及一種數字視頻信號格式轉換裝
置及數字視頻信號傳輸系統。
背景技術：
目前，數字視頻信號的傳輸系統一般采用光纖或計算機領域所用的百兆網、千兆網技術，通過專用傳輸芯片進行數字視頻信號的傳輸，其優點是技術比較成熟，傳輸距離較遠；對于距離較近的傳輸也有采用帶時鐘恢復的或不帶時鐘恢復的低電壓差分信號電路直接傳輸。不管數字視頻信號的傳輸系統采用何種傳輸方式，都需要把并行的數字視頻信號轉換成串行的數字視頻信號才能將視頻信號通過光纖或電纜傳輸出去，在接收端再通過專用傳輸芯片把串行的數字視頻信號轉換為并行的數字視頻信號，現有技術通過專用傳輸芯片實現數字視頻信號格式轉換，實現起來成本較高。

發明內容
本發明的目的在于提供一種數字視頻信號格式轉換裝置，旨在解決現有技術通過專用傳輸芯片實現數字視頻信號格式轉換，實現起來成本較高的問題。 本發明是這樣實現的，一種數字視頻信號格式轉換裝置，所述數字視頻信號的格式轉換裝置包括 分頻單元，用于實現分頻，將本地參考時鐘信號進行分頻，產生同步時鐘信號；
移位單元，用于在所述分頻單元產生的同步時鐘信號的控制下，將并行數字視頻信號轉換為非連續的串行數字視頻信號或者將串行數字視頻信號轉換為并行數字視頻信號。 本發明的另一目的在于提供一種數字視頻信號傳輸系統，包括發送端和接收端，所述發送端包括 如上所述的數字視頻信號格式轉換裝置； 發送端本地參考時鐘產生裝置，用于產生發送端的本地參考時鐘；
數據發送裝置，用于在所述發送端本地參考時鐘產生裝置產生的本地參考時鐘的控制下，發送經所述數字視頻信號格式轉換裝置轉換后的非連續的串行數字視頻信號；
所述接收端包括 如上所述的數字視頻信號格式轉換裝置； 接收端本地參考時鐘產生裝置，用于產生接收端的本地參考時鐘； 數據接收裝置，用于在所述接收端本地參考時鐘產生裝置產生的本地參考時鐘的
控制下，接收所述數據發送裝置發送的串行數字視頻信號。 在本發明中，數字視頻信號格式轉換裝置采用分頻單元以及移位單元實現數字視頻信號格式的轉換，實現起來成本低。


圖1是本發明實施例提供的數字視頻信號傳輸系統的發送端的數字視頻信號格式轉換裝置的結構示意圖； 圖2是本發明實施例提供的分頻單元的結構示意圖； 圖3是本發明實施例提供的并入串出移位單元的結構示意圖； 圖4是本發明實施例提供的時序脈沖產生單元的結構示意圖； 圖5是本發明實施例提供的串行數據連續化單元的結構示意圖； 圖6是本發明實施例提供的數字視頻信號進行格式轉換時的時序變化示意圖； 圖7是本發明實施例提供的數字視頻信號傳輸系統的結構示意圖。
具體實施例方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。 在本發明實施例中，通過數字視頻傳輸系統的數字視頻信號格式轉換裝置對數字視頻信號的格式進行轉換，所述數字視頻信號格式轉換裝置中的各個單元采用FPGA實現，實現成本低、靈活性高。 圖1示出了本發明實施例提供的發送端的數字視頻信號格式轉換裝置的結構，為
了便于說明，僅示出了本發明實施例相關的部分。該數字視頻信號的格式轉換裝置包括分
頻單元11、并入串出移位單元12、時序脈沖產生單元13、串行數據連續化單元14。 其中所述分頻單元11用于實現分頻，實現對本地參考時鐘REFCLK進行分頻，產生
同步時鐘SCLK，在本發明實施例中，分頻單元采用FPGA中的鎖相環電路實現，鎖相環電路
具體結構如圖2所示。 并入串出移位單元12，用于實現數字視頻信號的并串轉換，將并行的RGB信號R [9. . 0] 、 G [9. . 0] 、 B [9. . 0]，轉換成串行信號TD [7. . 0]，在本發明實施例中，并入串出移位單元采用VHDL/VERIL0G語言控制FPGA中的移位寄存器實現，具體結構如圖3所示。
時序脈沖產生單元13，用于產生寫允許請求信號WR—REQ，在本發明實施例中，時序脈沖產生單元采用VHDL/VERIL0G語言控制FPGA中的門陣列實現，具體結構如圖4所示。
串行數據連續化單元14，用于對所述并入串出移位單元12產生的串行信號TD[7. . 0]進行連續化，產生連續的串行信號TDATA[7. . O]，在本發明實施例中，串行數據連續化單元14采用VHDL/VERIL0G語言控制FPGA中的門陣列實現，其具體結構如圖5所示。
具體工作過程詳述如下分頻單元11對本地參考時鐘REFCLK進行分頻，產生同步時鐘SCLK，并入串出移位單元12在分頻單元11產生的同步時鐘SCLK的控制下，將并行的RGB信號R[9. . 0] 、G[9. . 0] 、B[9. . 0]，轉換成串行信號TD[7. . 0]，傳送給串行數據連續化單元14，串行數據連續化單元14在分頻單元11產生的同步時鐘SCLK以及時序脈沖產生單元13產生的寫允許請求信號WR_REQ的控制下，對所述并入串出移位單元12產生的串行數字視頻信號TD[7. . 0]進行連續化，產生連續的串行數字視頻信號TDATA[7. . 0]。
在實際應用中，接收端要實現數據的串并轉換，接收端的數字視頻信號格式轉換裝置實際上是發送端的數字視頻信號格式轉換裝置的逆向變換，根據發送端所給出的實例很容易推導出來，只需要將并入串出移位單元12改為串入并出移位單元。 圖2示出了本發明實施例提供的分頻單元的結構，為了便于說明，僅示出了本發
明實施例相關的部分。該分頻單元是FPGA中的鎖相環電路，其輸入信號是本地參考時鐘
REFCLK，輸出信號是同步時鐘SCLK，具體的分頻的倍數可以通過FPGA中鎖相環電路的參數
設置來確定。 圖3示出了本發明實施例提供的并入串出移位單元的結構，為了便于說明，僅示出了本發明實施例相關的部分。該并入串出移位單元包括8個并入串出移位寄存器，來自前端的數字視頻信號分別被送往8個4位并入串出移位寄存器31 38，當送入的數據有效信號DEN有效時，在像素點時鐘信號TCLK作用下RGB數據R[9. . 0] 、 G[9. . 0] 、 B[9. . 0]和行同步信號HS、場同步信號VS由所述8個并入串出移位寄存器的并行數據輸入口被同時輸入至各自的并入串出移位寄存器31 38，然后在同步時鐘SCLK的作用下被串行移出得到TD[O]至TD[7]，如果將并入串出移位寄存器31 38各自的輸出信號TD
至TD[7]合在一起便得到所需的同步時鐘SCLK同步的串行數據輸出信號TD[7. . 0]。圖5給出了各個信號之間的時序關系，由圖3和圖6可知，在數據有效期間，每次欲傳送的并行數據在像素點時鐘信號TCLK的上升沿被并行數據輸入并入串出移位寄存器，因為移位寄存器為4位的并入串出移位寄存器，故在同步時鐘SCLK的作用下前四個輸出TD[7. . 0]為有效數據，其余輸出為無效數據或0(當并入串出移位寄存器串行的輸入數據為0時)，按照圖3給出的排列順序，第一個輸出的有效數據TD [7. . 0]對應的數據是R[7. . 0]，第二個輸出的有效數據TD[7. . 0]對應的數據便是G[7. . 0]，第三個輸出的有效數據TD[7. . 0]對應的數據是B[7. 0]，第四個輸出的有效數據TD[7. 0]對應的數據是HS、 VS、 B[9] 、 B[8] 、 G[9] 、 G[8]、R[9]、R[8]。 圖4示出了本發明實施例提供的時序脈沖產生單元的結構，為了便于說明，僅示出了本發明實施例相關的部分。該時序脈沖產生單元用于產生寫允許請求信號WR—REQ，在本發明實施例中，時序脈沖產生單元采用VHDL/VERILOG語言控制FPGA中的門陣列實現，該時序脈沖產生單元的輸入端包括數據有效信號DEN、像素點時鐘信號TCLK、以及同步時鐘SCLK，輸出寫允許請求信號WR_REQ。 圖5示出了本發明實施例提供的串行數據連續化單元的結構，為了便于說明，僅示出了本發明實施例相關的部分。該串行數據連續化單元用于對所述并入串出移位單元產生的串行信號TD[7. . 0]進行連續化，產生連續的串行信號TDATA[7. . 0]。在本發明實施例中，串行數據連續化單元采用VHDL/VERILOG語言控制FPGA中的門陣列實現，其具體結構如圖5所示。由圖6給出的時序分析可知，由圖3給出的并入串出移位單元輸出的串行數據并不是連續的，還需要經過如圖5所示的串行數據連續化單元將有效數據緩存后再輸出才可保持輸出的有效數據是連續的，如圖5和圖6所示，在寫允許請求信號WR_REQ和同步時鐘信號SCLK的作用下，串行數據TD[7. . 0]被不斷地寫入先入先出緩存器51中，當寫入先入先出緩存器51中的字節數WR—USEDW達到設定的常量值時，比較器52輸出一讀數據請求信號RD_REQ，該信號經DFF觸發器53濾波輸出到先入先出緩存器51的讀數據請求端，從而允許先入先出緩存器51中的數據在本地參考時鐘REFCLK的作用下輸出，先入先出緩存器51的緩存空間足夠大時，串行數據TD[7. . 0]經先入先出緩存器51緩存后輸出的信號TDATA[7. . 0]在行同步信號HS之間便 連續的，當行同步信號HS和場同步信號VS到來時，通過清零信號產生器54產生異步清零信號ACLR，控制先入先出緩存器51被清零并停止讀 寫，以便開始下一個循環，具體清零信號ACLR通過或門來實現。此外，如圖5所示，在讀期 間，當先入先出緩存器51為空時，產生RD_EMPTY信號，該信號將DFF觸發器53輸出清零從 而停止先入先出緩存器51中的數據的讀出。 圖7示出了本發明實施例提供的數字視頻信號的傳輸系統的結構，為了便于說 明，僅示出了本發明實施例相關的部分。該數字視頻信號的傳輸系統包括數字視頻信號 發送端71、數字視頻信號接收端72，其中數字視頻信號發送端71包括數字視頻信號格式 轉換裝置711、發送端本地參考時鐘產生裝置712、數據發送裝置713，數字視頻信號接收端 72包括接收端本地參考時鐘產生裝置721、數據接收裝置722、數字視頻信號格式轉換裝 置723。 在發送端71的數字視頻信號格式轉換裝置711首先將前端系統傳遞過來的數字 視頻信號的并行數據流(包括30Bit的紅、綠、藍數據R[9. . 0] 、 G[9. . 0] 、 B[9. . 0]，行同步 信號HS，場同步信號VS、數據有效信號DEN和像素點時鐘信號TCLK)轉換成欲發送的8Bit 串行數據流TDATA[7. . 0]和同步時鐘SCLK，然后由發送端71的數據發送裝置712在所述 發送端本地參考時鐘產生裝置712產生的本地參考時鐘的控制下，進行8B/10B編碼通過 光纜或電纜傳送；在數字視頻信號接收端72，數據接收裝置722在所述接收端本地參考時 鐘產生裝置721產生的本地參考時鐘的控制下，接收所述編碼后的串行數據流，經8B/10B 解碼后獲得8Bit并行數據(在接收端標記為RD[7. . O])以及同步時鐘RCLK，通過接收端 72的數字視頻信號格式轉換裝置723將8Bit數據信號即RD[7. . 0]和同步時鐘信號RCLK， 進行格式轉換，變換后還原為所需的紅、綠、藍數據信號RD[9. 0] 、 GD[9. 0] 、 BD[9. 0]和 時序控制信號(包括行同步HS，場同步VS、數據有效信號DEN和接收端的像素點時鐘信號 RDCLK)。在圖7中，本地參考時鐘REFCLK為發送端71的數據發送裝置713和接收端72的 數據接收裝置722所需的本地參考時鐘，可由發送端本地參考時鐘產生裝置712和接收端 本地參考時鐘產生裝置721產生，在本實施例中，所述本地參考時鐘產生裝置均可由高精 度的有源晶振電路產生；數據有效信號DEN和串行數據流同步時鐘信號在傳輸過程中隱含 在串行數字視頻信號的數據流中，可由接收端72恢復；此外，數據發送裝置713及數據接收 裝置722可通過FPGA實現，也可采用千兆網等專用芯片來實現。此外，若數據發送裝置713 要求10Bit數據輸入，本發明的發送端71的數字視頻信號格式轉換裝置711，則需要由10 個并入串出移位寄存器構成，并且亦可采用3位或5位等其他位數的并入串出移位寄存器 實現數據的并串轉換，控制時序做相應的變動便可。本發明的數字視頻信號傳輸轉換系統， 其接收端72的數字視頻信號格式轉換裝置723實際上是發送端71的數字視頻信號格式轉 換裝置711的逆向變換，根據發送端71的數字視頻信號的格式轉換裝置711所給出的實例 很容易推導出來，在此不再贅述。 在本發明實施例中，通過數字視頻傳輸系統的數字視頻信號格式轉換裝置對數字 視頻信號的格式進行轉換，所述數字視頻信號格式轉換裝置中的各個單元采用FPGA實現， 實現成本低、靈活性高。 以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精 神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
一種數字視頻信號格式轉換裝置，其特征在于，所述數字視頻信號的格式轉換裝置包括分頻單元，用于實現分頻，將本地參考時鐘信號進行分頻，產生同步時鐘信號；移位單元，用于在所述分頻單元產生的同步時鐘信號的控制下，將并行數字視頻信號轉換為非連續的串行數字視頻信號或者將串行數字視頻信號轉換為并行數字視頻信號。
2. 如權利要求1所述的數字視頻信號格式轉換裝置，其特征在于，數字視頻信號格式轉換裝置還包括串行數據連續化單元，用于對所述移位單元產生的非連續的串行數字視頻信號進行連續化處理，產生連續的串行數字視頻信號；時序脈沖產生單元，分別與所述分頻單元和串行數據連續化單元連接，用于產生寫允許請求信號。
3. 如權利要求1所述的數字視頻信號格式轉換裝置，其特征在于，所述移位單元至少包括一移位寄存器。
4. 如權利要求3所述的數字視頻信號格式轉換裝置，其特征在于，所述移位單元的移位寄存器是并入串出移位寄存器或者串入并出移位寄存器。
5. 如權利要求2所述的數字視頻信號格式轉換裝置，其特征在于，所述串行數據連續化單元包括先入先出緩存器，用于緩存所述移位單元產生的非連續的串行數字視頻信號，輸出連續的串行數字視頻信號；比較器，用于將所述先入先出緩存器中存儲的字節數與預先設定的常量值進行比較，若所述先入先出緩存器中存儲的字節數達到預先設定的常量值時，輸出一讀數據請求信號；DFF觸發器，對所述比較器輸出的讀數據請求信號進行過濾，并輸出所述過濾后的讀數據請求信號至所述先入先出緩存器的讀數據請求端。
6. 如權利要求5所述的數字視頻信號格式轉換裝置，其特征在于，所述串行數據連續化單元還包括清零信號產生器，用于產生清零信號，控制所述先入先出緩存器被清零并停止讀寫。
7. 如權利要求6所述的數字視頻信號格式轉換裝置，其特征在于，所述清零信號產生器通過FPGA中的或門實現。
8. 如權利要求2所述的數字視頻信號格式轉換裝置，其特征在于，所述分頻單元、移位單元、時序脈沖產生單元以及串行數據連續化單元均采用FPGA實現。
9. 一種數字視頻信號傳輸系統，其特征在于，所述數字視頻信號傳輸系統包括發送端和接收端，所述發送端包括如權利要求1至7任一項所述的數字視頻信號格式轉換裝置；發送端本地參考時鐘產生裝置，用于產生發送端的本地參考時鐘；數據發送裝置，用于在所述發送端本地參考時鐘產生裝置產生的本地參考時鐘的控制下，發送經所述數字視頻信號格式轉換裝置轉換后的非連續的串行數字視頻信號；所述接收端包括如權利要求1至7任一項所述的數字視頻信號格式轉換裝置；接收端本地參考時鐘產生裝置，用于產生接收端的本地參考時鐘；數據接收裝置，用于在所述接收端本地參考時鐘產生裝置產生的本地參考時鐘的控制下，接收所述數據發送裝置發送的串行數字視頻信號。
10.如權利要求9所述的數字視頻信號傳輸系統，其特征在于，所述數據發送裝置以及數據接收裝置均采用FPGA實現。
全文摘要
本發明適用于數字視頻信號傳輸技術領域，提供了一種數字視頻信號的轉換裝置及數字視頻信號傳輸系統，所述數字視頻信號的轉換裝置包括分頻單元，用于實現分頻，將本地參考時鐘信號進行分頻，產生同步時鐘信號；移位單元，用于在所述分頻單元產生的同步時鐘信號的控制下，將并行數字視頻信號轉換為非連續的串行數字視頻信號或者將串行數字視頻信號轉換為并行數字視頻信號。在本發明中，數字視頻信號格式轉換裝置采用分頻單元以及移位單元實現數字視頻信號格式的轉換，實現起來成本低。
文檔編號H04N7/24GK101754005SQ20081024124
公開日2010年6月23日 申請日期2008年12月15日 優先權日2008年12月15日
發明者任平 申請人:康佳集團股份有限公司