專利名稱：信號處理設備的制作方法
技術領域：
本發明涉及信號處理，具體上涉及用于產生多個同步時鐘所需要 的信號處理的技術。
背景技術：
在應用到廣播和通信系統以及存儲媒體等的MPEG(運動圖像編碼 專家組)系統內，使用被稱為STC(系統時鐘)的時鐘，因為必須彼此同步 地重放視頻和聲音。例如，在MPEG-2系統內，將STC的頻率限定為27 MHz。因此，符合MPEG-2系統的接收設備和重放設備與27 MHz STC 同步地進行視頻信號處理和音頻信號處理。作為用于實現同步的技術， 接收端根據參考時鐘產生用于視頻信號處理的時鐘和用于音頻信號處 理的時鐘，并且分別向視頻信號處理電路和音頻信號處理單元提供所 述時鐘(參見日本未審查專利申請公布第2003-87229號)。
另一方面，在實際廣播內組合地操作各種標準。例如，在作為在 美國的數字廣播系統的ATSC(高級電視系統委員會)內，MPEG-2TS(傳 送流)、MPEG-2視頻、AC-3(音頻代碼編號3)分別被用作復用系統、視 頻壓縮系統和音頻壓縮系統。而且，從傳統的NTSC(國家電視標準委員 會)系統到HDTV(高清晰度電視)系統的大量的視頻系統被限定為視頻 系統，并且指定與NTSC系統兼容的兩種場速率59.94Hz和60Hz，并且 組合地操作它們(參見日本未審查專利申請公布第2006-180005號)。
圖9示出了ATSC系統的幾個示例。作為59.94Hz系統的示例，在其 中廣播信號是在圖9內所示的"分辨率640x480,掃描模式逐行， 幀速率60/1.001(其在附圖內被示出為59.94)Hz"的情況下，每一秒顯 示視頻的大約59.94個幀，每個幀內640x480個像素。但是，實際上，因為視頻信號處理電路執行包括被稱為消隱周期的、未在屏幕上顯示的 部分的處理，因此包括消隱周期的水平像素的數量是858并且總的行數 是525。因此，視頻信號處理電路對于每個像素執行上述的處理所需要 的頻率(點時鐘)是27 MHz，如在下面的表達式(l)內所示
表達式(l) 858x525x60/1.001=27MHz
而且，在圖9內所示的其中廣播信號是"分辨率640x480，掃描 模式逐行，幀速率60Hz"的情況下的60Hz系統的示例的情況下， 必要的點時鐘是27x1.001 MHz，如下面的表達式(2)內所示
表達式(2) 858x525x60=27x1 .OOlMHz
在接收具有不同的點時鐘的廣播信號的接收設備內，必須產生用 于與STC同步的所述廣播信號的點時鐘，以便處理任何所述的廣播信
號
用于產生點時鐘的一般方法是使用PLL(鎖相環)電路來乘以和除 以參考時鐘的頻率。在旨在產生與STC同步的時鐘的系統內，參考時鐘 一般是27MHz。而且，在日本未審查專利申請公布第2000-350119中公 開了一種通過串聯兩個PLL電路而產生期望的時鐘的技術。
在接收如上所述的59.94 Hz和60 Hz的廣播信號的接收設備內的各 種時鐘的產生如下。
圖10示出了接收設備的示例。接收設備l包括時鐘產生器IO，其 產生參考時鐘；系統電路22;視頻信號處理電路24;音頻信號處理電 路26; STC計數器30; PLL電路A，其產生要由系統電路22使用的時鐘； PLL電路B，其產生要由視頻信號處理電路24使用的時鐘(點時鐘)；以 及，PLL電路C，其產生要由音頻信號處理電路26使用的時鐘(音頻時鐘)。
如上所述，在廣播信號內包含的視頻信號的點時鐘可以具有多個 不同的值。在圖10內所示的接收設備1內，為了處理四種點時鐘1:
74.25 MHz、 2: 74.25/1.001 MHz、 3: 27 MHz和4: 27x1.001 MHz，產 生點時鐘的PLL電路B需要產生四種點時鐘。
圖11示出了當PLL電路B根據參考時鐘27 MHz而產生上述四種點 時鐘時的頻率乘數和頻率除數。如其中所示，對于PLL電路B根據參考 時鐘27 MHz來產生點時鐘74.25 MHz所需要的頻率乘數和頻率除數分 別是44和16。以下將頻率乘數和頻率除數表達為"頻率乘數/頻率除數"。 對于PLL電路B產生74.25/1.001 MHz、27 MHz和27x1.001 MHz的點時鐘 所需要的"頻率乘數/頻率除數"分別是"250/91"、 "2/2"和"1001/1000"。
在圖像處理的領域內，存在用于高速繪制線形的、被稱為DDA(數 字微分分析)的技術。所述技術適用于以相等的間隔來產生脈沖(參見曰 本未審査專利申請公布第9-130636號)。
發明內容
本發明人已經發現了下述的問題。首先考慮在圖10內所示的接收 設備1內的PLL電路B。如上所述，對于PLL電路B根據參考時鐘產生 27x1.001 MHz的點時鐘所需要的"頻率乘數/頻率除數"是"1001/1000"。 因此，PLL電路B需要將參考時鐘乘以lOOl，并且將其除以IOOO。能夠 將執行1001倍的高倍乘法(highmultiplication)的PLL電路是高性能電 路，其需要用于制造的高技術，并且其制造成本大，甚至難于制造。
現在將在日本未審查專利申請公布第2000-350119號內公開的技 術應用到在圖10內所示的接收設備1。圖12示意地示出了在這種情況下 的接收設備2。在圖12內所示的接收設備2的元件與在圖10內所示的接收設備1的
等同物相同，除了PLL電路B1和PLL電路B2替換在圖10內所示的接收設 備1內的PLL電路B，并且增加了選擇器40。因此，下面主要說明PLL電 路B1和PLL電路B2。
參見圖12， PLL電路B1產生四種點時鐘1: 74.25 MHz、 2: 74.25/1.001 MHz、 3: 27 MHz和4a: 43.875 MHz。點時鐘l-3與由在圖 10內所示的PLL電路B產生的點時鐘l-3相同。如圖12內所示，對于PLL 電路B1產生43.875 MHz的時鐘所需要的"頻率乘數/頻率除數"是 "13/8"。
PLL電路Bl向PLL電路B2輸出所產生的時鐘4a。使用時鐘4a， PLL 電路B2產生27x1.001 MHz的時鐘4，其對應于在圖10內所示的接收設備 1內的PLL電路B內產生的時鐘4。如圖12內所示，對于PLL電路B2根據 43.875 MHz的時鐘而產生27x1.001 MHz的時鐘所需要的"頻率乘數/頻 率除數"是"77/125"。
以這種方式，為了在接收設備2內根據27 MHz的參考時鐘而產生 27x1.001 MHz的點時鐘，將PLL電路B1和PLL電路B2串聯連接，PLL電 路B1根據27 MHz的參考時鐘而產生43.875 MHz的時鐘，然后PLL電路 B2根據43.875 MHz的時鐘而產生27x1.001 MHz的時鐘。由此，有可能 不使用能夠執行乘以1001的乘法的高性能PLL電路而產生期望的點時 鐘。選擇器40按照所接收的信號從由PLL電路Bl產生的時鐘l-3和由 PLL電路B2產生的時鐘4中選擇一個，并且向視頻信號處理電路24輸出 所選擇的時鐘。
按照接收設備2的技術，需要兩個PLL電路來產生點時鐘l-4。因為 PLL電路是模擬電路，因此增加PLL電路提高了接收設備2的電路規模， 引起集成電路的大小的增加。另一種技術是根據用于系統電路的時鐘而不是根據27 MHz的參 考時鐘來產生點時鐘。圖13示意地示出了在這種情況下的接收設備3。 接收設備3的元件與接收設備1的等同物相同，除了產生要由系統電路 22使用的時鐘的PLL電路A1產生351 MHz的時鐘，并且產生點時鐘的 PLL電路B3與在圖10內所示的接收表示1內的PLL電路B不同。
參見圖13， PLL電路A1將參考時鐘乘以13，以產生要由系統電路 22使用的351 MHz的時鐘。所述時鐘被輸出到系統電路22，并且也被輸 出到PLL電路B3。
一般，所述系統電路包括CPU等，并且以比所述視頻信號處理電 路等更高的頻率來工作。利用這一點，PLL電路B3使用351 MHz的輸入 時鐘來產生上述的四種時鐘l-4。在這種情況下，對于PLL電路B3所需 要的"頻率乘數/頻率除數"是"44/(13xl6)"、 "250/(13x91)"、 "l/(13xl)" 和"77/1000"。
對于PLL電路B3產生27x1.001 MHz的時鐘所需要的"頻率乘數/頻 率除數"是"77/1000"，因此不要求高倍乘法。
但是，在接收設備3內，對于系統電路22的輸入頻率被固定到351 MHz。這對于在所述系統電路內的使用頻率施加了限制，如果包括CPU 等的系統電路22被加速，則難于使用與351 MHz的整數倍數不同的頻率 來進行改變，因此不能靈活地處理所述修改。
基于這一點，為了產生27x1.001 MHz的點時鐘，可行的是，提供 與27 MHz的參考時鐘不同的參考時鐘(27x1.001 MHz)。圖14示意地示 出了在這種情況下的接收設備4。在圖14內所示的接收設備4的元件與 在圖10內所示的接收設備1內的等同物相同，除了增加了時鐘產生器12 和選擇器50，并且PLL電路B4與PLL電路B不同。在接收設備4內，時鐘產生器12產生27x1.001 MHz的時鐘，并且將 其輸出到選擇器50。選擇器50向PLL電路B4選擇性地輸出由時鐘產生器 10產生的時鐘或者由時鐘產生器12產生的時鐘。在這種構造內，PLL 電路B4可以使用來自時鐘產生器10的參考時鐘(27MHz)利用"44/16"、
"250/19"和"1/1"的"頻率乘數/頻率除數"來產生上述的點時鐘l-3， 并且使用來自時鐘產生器12的參考時鐘(27x1.001 MHz)利用"1/1"的
"頻率乘數/頻率除數"來產生上述的點時鐘4。
按照這種技術，雖然PLL電路B4不必須是高倍乘法PLL，但是必須 增加產生27x1.001 MHz的時鐘的時鐘產生器12。而且，如果由于在用 于產生時鐘的寄存器的設置內的時滯而導致在時鐘產生器10和時鐘產 生器12之間的用于產生時鐘的定時上出現差別，或者甚至如果時鐘產 生器10和時鐘產生器12的任何一個或者兩者的精度略微變差，則由時 鐘產生器10和時鐘產生器12產生的時鐘可能不能彼此同步。總體而論， 這對接收設備產生不利影響。
本發明的實施例的第一示例方面是信號處理設備。所述信號處理 設備包括存儲部、實數計數器、第一整數計數器、第一脈沖產生電路、 校正電路、第二整數計數器和第二脈沖產生電路。
所述存儲部存儲預設的正整數A、 B和C、 k個偏置值Fi(i^l到k)以 及每個偏置值Fi的相加次數Ei。
實數計數器是整數加法環計數器，并且在每個輸入時鐘，如果計 數值等于或者大于O則其減去正整數C，并且如果所述計數值為負則其 加上正整數B和正整數C的差并且輸出進位。
第一整數計數器也是整數加法環計數器，在每個輸入時鐘，其將 其計數值IC1、從實數計數器輸出的進位和在存儲部內存儲的正整數A 相加。第一脈沖產生電路產生第一時鐘用于按照計數值IC1來返回到其 初始狀態，所述第一時鐘具有對應于第一整數計數器的周期的一個循 環。
校正電路在具有與第一時鐘的循環D (D是正整數)相同長度的每 個校正周期內重復地輸出在存儲部內存儲的偏置值Fi，并且在每個校正 周期內與輸入時鐘同步地輸出其在校正周期內的輸出的次數等于或者
小于相加次數Ei的偏置值Fi中的一個。
第二整數計數器也是整數加法環計數器，并且在每個輸入時鐘，
其將其計數值IC2、從實數計數器輸出的進位、正整數A和從校正電路 輸出的偏置值相加。
第二脈沖產生電路產生第二時鐘用于按照計數值IC2來返回到其 初始狀態，所述第二時鐘具有對應于第二整數計數器的周期的一個循 環。
第二時鐘的頻率是第一時鐘的頻率的G倍(GX))，并且正整數D是 用于指示第一時鐘和第二時鐘的同步循環長度的第一時鐘的循環的數 量。而且，正整數A、 B和C被設置來滿足下面的表達式(3),并且偏置 值Fi和相加次數Ei被設置為滿足下面的表達式(4)和(5):
表達式(3)
fl-f(^(A+(C/B))/(第一整數計數器的分辨率)
其中，fO是輸入時鐘的頻率，
fl是第一時鐘的頻率，并且 A、 B和C是正整數表達式(4)
(G-1)*D=M
其中，D是由第一時鐘的循環的數量表示的第一時鐘和第二時鐘的
同步循環長度(正整數)，并且 M是整數
表達式(5)
i:[i二lK](EPFi)—最大計數值"(G-ir:D
其中，D是同步循環長度(正整數) Fi是偏置值(整數)
Ei是偏置值Fi的相加次數(正整數)，并且 K是偏置值Fi的數量(正整數)。
作為方法或者系統的上述設備的實現方式作為本發明的實施例的 示例方面也是有效的。
根據本發明的技術，有可能使用小的電路規模來產生彼此不同步 的多個時鐘，并且靈活地處理系統規格的修改。
通過下面結合附圖的特定的示例實施例的說明，上述和其他示例 方面、優點和特征將更清楚，其中
圖l是是示出了根據本發明的示例實施例的時鐘產生電路的示意
圖2是用于描述在圖1內所示的時鐘產生電路內的實數計數器的視
圖3是示出了由在圖1內所示的時鐘產生電路內的實數計數器和第 一整數計數器執行的處理的C語言描述的示例的視圖；圖4是示出了在圖1內所示的時鐘產生電路內，在第一整數計數器 的計數值、根據所述計數值產生的第一時鐘和輸入時鐘之間的關系的 視圖5是用于描述在圖1內所示的時鐘產生電路內的校正電路的視
圖6是示出了在圖1內所示的時鐘產生電路的具體電路示例的視
圖7是示出了根據本發明的示例實施例的另一個時鐘產生電路的 示意圖8是示出了根據本發明的示例實施例的信號處理設備的視圖； 圖9是示出了 ATSC系統的示例的視圖； 圖10是示出了接收設備的示例的視圖11是示出了在圖10內所示的接收設備內PLL電路中的頻率乘數/
頻率除數的示例的視圖12是示出了接收設備的另一個示例的視圖； 圖13是示出了接收設備的另一個示例的視圖；以及 圖14是示出了接收設備的另一個示例的視圖。
具體實施例方式
在描述本發明的示例實施例之前，將說明本發明的原理。
本發明人進行了用于解決上述問題的深入細致的研究，并且建立 了一種技術，用于根據輸入時鐘來產生兩個時鐘，使得在不使用PLL 電路的情況下，所述兩個時鐘與輸入時鐘同步，并且一個時鐘的頻率 不是另一個時鐘的頻率的整數倍。
例如，如果在不使用PLL電路的情況下產生與輸入時鐘同步的兩 個時鐘27 MHz和27x1.001 MHz，則有可能不僅產生上述的點時鐘 1-3(74.25 MHz、 74.25/1.001 MHz和27 MHz)，而且可以使用低相乘PLL 電路，根據所產生的時鐘來產生點時鐘4(27x1.001 MHz)。以下通過例示來說明下述情況產生與輸入時鐘同步的兩個時鐘，以便一個時鐘 的頻率是另一個時鐘的頻率的1.001倍。
圖1是示出了按照由本發明人建立的技術的時鐘產生電路100的示 意圖。時鐘產生電路100產生與輸入時鐘fO同步的第一時鐘fl和第二時
鐘f2，并且所述第二時鐘f2的頻率是所述第一時鐘fl的頻率的1.001倍。 在下面的說明內，將輸入時鐘fO、第一時鐘fl和第二時鐘f2的頻率分別 表達為fO、 fl和f2。
參見圖l，時鐘產生電路100包括寄存器110、實數計數器120、第 一整數計數器130、第一脈沖產生電路140、第二整數計數器150、校正 電路160和第二脈沖產生電路170。
作為存儲部的寄存器110包括寄存器A-F，其分別存儲預設的正整 數A、 B、 C、 D、 E和整數偏置值F。
正整數A、B和C被設置為使得按照第一時鐘fl和輸入時鐘fO的頻率 而滿足上述的表達式(3)。
整數計數器的分辨率表示整數計數器的位寬。例如，具有16位寬 的整數計數器的分辨率是65536。
時鐘產生電路100使用DDA(數字微分分析)根據輸入時鐘fO來產生 第一時鐘fl和第二時鐘f2。以下參考圖2-5來說明時鐘產生電路100的元 件。實數計數器120、第一整數計數器130和第二整數計數器150的初始 值是O。
實數計數器120是整數加法環計數器。在每個輸入時鐘，如果實數 計數器120的計數值RC等于或者大于0，則實數計數器120從計數值RC 減去在寄存器C內存儲的正整數C。另一方面，如果計數值RC是負的，則實數計數器120將在正整數B和正整數C之間的差(B-C)加到計數值
RC，并且輸出具有值l的進位。
圖2示出了當作為示例的B二20和C二3時實數計數器120的計數值 RC和進位。
在開始操作后，RC立即是O，因此，實數計數器120從RC減去C。 結果，計數值RC變為"-3"。此時不產生進位。
在下一個輸入時鐘，因為RC是負值"-3"，因此實數計數器120 向RC加上(B-C)。結果，計數值RC變為"14"，并且產生進位"1"。
而且，在下一個輸入時鐘，因為RC是正值"14"，實數計數器120 從RC減去C。結果，計數值RC變為"11"，并且不產生進位。
實數計數器120在每個輸入時鐘重復這樣的處理，由此，計數值RC 改變，如圖2內所示。實數計數器120基本上被配置為使得通過C的值來 產生誤差，并且當所述誤差超過B的值時，產生進位。這樣的配置僅僅 通過加法和減法來在B次的循環內產生C次進位。
第一整數計數器130是整數加法環計數器。在每個輸入時鐘，第一 整數計數器130將從實數計數器120輸出的進位和在寄存器A內存儲的 正整數A相加以獲得計數值ICl,并且其當IC1達到最大計數值時復位所 述計數值。
圖3是在C語言中對于由實數計數器120和第一整數計數器130進行 的處理的描述。
如果通過實數計數器120和第一整數計數器130的這樣的操作來輸 出第一整數計數器130的計數值IC1的最高有效位，則可以獲得滿足上述表達式(3)的第一時鐘fl。
第一脈沖產生電路140按照第一整數計數器130的計數值IC1來產 生脈沖。具體上，第一脈沖產生電路140當IC1變為所述最大計數值的 1/2時開始輸出Hi，并且當IC1變為所述最大計數值并且第一整數計數器 130復位所述計數值時將其切換為低輸出。
圖4示出了在第一整數計數器130的計數值IC1、輸入時鐘fO和第一 時鐘fl之間的關系。參見圖4，第一整數計數器130從0到所述最大計數 值重復計數。每次其計數時，計數值以正整數A遞增，并且通過在B次 內從實數計數器120輸出的C次的進位來進行計數值的誤差校正。結果， 在計數值IC1上的增大變得近似于具有斜率(A+(C/B))的直線。因此，如 果第一脈沖產生電路140從當計數值ICl達到最大計數值的l/2時(在由 在圖4內所示的黑圓圈所示的時間點)的時間起輸出Hi時鐘，并且在當計 數值IC1達到最大計數值時的時間將其轉換為低輸出，則可以獲得第一 時鐘fl，所述第一時鐘fl的一個循環對應于在其期間第一整數計數器 130從0計數到最大計數值的周期，并且第一時鐘fl與輸入時鐘fO同步。
以下說明寄存器D-F、第二整數計數器150、校正電路160和第二脈 沖產生電路170。那些元件塊產生第二時鐘f2，其具有第一時鐘fl的頻 率的1.001倍的頻率。
如果第二時鐘f2的頻率被表達為第一時鐘fl的G(GX3)倍，則由第 一時鐘fl的循環的數量表達的同步循環的長度(同步循環長度)D滿足上 述的表達式(4)，在所述同步循環長度期間，第一時鐘fl和第二時鐘f2 彼此同步。
在這個示例內，因為第二時鐘f2的頻率是第一時鐘fl的頻率的 l.OOl倍，因此滿足表達式(4)的同步循環長度D是1000個循環乘以m(m 是l或者更大的整數)。雖然滿足表達式(4)的任何值可以被選擇為同步循環長度D，但是優選的是，選擇最小值。因此，選擇1000來作為同步
循環長度D。
如上所述，第一時鐘fl的一個循環對應于在其期間第一整數計數
器130從0到最大計數值計數的周期。如果存在以第一整數計數器130的 速度的1.001倍的速度來計數的計數器，則通過使用與第一脈沖產生電 路140類似的脈沖產生電路而按照計數值產生脈沖，有可能產生具有與 第一時鐘fl的頻率的1.001倍的頻率的第二時鐘f2。為了實現以第一整數 計數器130的速度的1.001倍的速度來計數的計數器，在所述計數值的每 個循環內向以與第一整數計數器130相同的方式來計數的計數器(以下 被稱為第二計數器)的計數值加上作為第一整數計數器130的最大計數 值的1/1000的值。結果，第二計數器的計數值比第一整數計數器130的 計數值IC1在每個循環領先1/1000個循環，并且因此其比計數值IC1在作 為同步循環長度的每1000個循環領先1個循環。
如果，例如第一整數計數器130的位寬是16比特，則第一整數計數 器130在第一時鐘fl的每個循環計數2^或者65536次。為了實現以第一 整數計數器130的速度的1.001倍的速度來計數的第二整數計數器，必須 在第一時鐘fl的每個循環向第二整數計數器的計數值加上作為65536的 1/1000的值65.536。但是，因為要加上的值不是整數，則不能將其加到 作為整數加法環計數器的第二整數計數器。
根據上述情況，本發明人發現了下述的技術，以便實現對于使用 整數加法環計數器如上所述的第二整數計數器所期望的處理。
k個偏置值Fi(i二l到k)和每個偏置值Fi的相加次數Ei被預先設置， 以便滿足上述的表達式(5)，并且從在第一整數計數器130的復位之后緊 跟的其輸出的數量等于或者小于相加次數Ei的k個偏置值Fi中的一個在
每個輸入時鐘被輸出到第二整數計數器。以這種方式輸出偏置值的電 路以下被稱為校正電路。如果等于第一時鐘fl的循環D的周期被稱為校正周期，則所述校正電路在每個校正周期內執行上述的處理。
第二整數計數器在每個輸入時鐘將其計數值IC2、從實數計數器 120輸出的進位、正整數A和從校正電路輸出的偏置值相加。當在將每
個偏置值Fi輸出相加次數Ei后，沒有來自校正電路的偏置值輸出時，不
將偏置值相加。
然后，按照第二整數計數器的計數值IC2來產生其一個循環對應于
在第二整數計數器的兩個隨后的復位之間的周期的時鐘。所述時鐘用 作第二時鐘f2。
雖然以這種方式產生的第二時鐘f2在每個循環內包含一些抖動， 但是其在每個同步循環長度D內與第一時鐘fl同步，并且具有作為第一 時鐘fl的頻率的G倍的頻率。
只要滿足表達式(5)，則可以設置任何偏置值Fi和任何相加次數Ei。 但是，優選的是，設置兩個偏置值為作為偏置值的偏置值F1和偏置值 F2，所述偏置值F1是比最大計數值和同步循環長度D的商小的整數的最 大值，所述偏置值F2是比所述商大的整數的最小值。而且，優選的是， 設置偏置值F1的相加次數E1和偏置值F2的相加次數E2，以便那些值的 和等于同步循環長度D。
如果以這種方式來設置偏置值和相加次數，則要加到第二整數計 數器的偏置值相對較小并且大致相等，由此減少第二時鐘f2的抖動。
將最大的可能值選擇為同步循環長度D將允許最小化要加到第二 整數計數器的偏置值。但是，如果同步循環長度D太長，則需要長時間 來達到第一時鐘fl和第二時鐘f2同步。鑒于這一點，如上所述的將最小 值設置為同步循環長度D并且一個接一個地相加相對較小的偏置值的 技術是良好平衡的。可以通過下面的表達式(6)來表示偏置值F1、偏置值F2、相加次數 E1和相加次數E2之間的關系
表達式(6)F2 = F1 + 1 E2 = D-E1
因此，可行的是，僅僅將偏置值F1設置為偏置值，并且當偏置值 F2要被輸出到第二整數計數器時，向偏置值F1加上1，并且將其輸出。 而且，可行的是，僅僅將相加次數E1設置為相加次數，并且在將偏置 值F1輸出E1次數時，輸出"偏置值F1+1"，直到偏置值的輸出的總數 變為D。這減小了用于存儲偏置值和相加次數的寄存器。
以下使用上述的示例來提供進一步的說明。在上述的示例內，因 為倍數G是1.001并且1000被選擇為同步循環長度D，因此，最大計數值 65536和同步循環長度D的商是65.536。因此，根據表達式(4)，獲得下 面的表達式(7)。具體上，分別地，65和66被獲得作為偏置值F1和F2， 并且464和536被獲得作為相加次數E1和E2。
表達式(7) Fl*El+F2*E2=65*464+66*536=65536
如果同步循環長度D(1000)、偏置值F1(65)、相加次數E1(464)被設 置到寄存器中，并且在作為一個同步循環的每1000個循環中，"65" 被向第二整數計數器輸出464次，并且"65+1"被向第二整數計數器輸 出"1000-464"次，則在第一整數計數器130計數到最大計數值1000次 的同時，第二整數計數器計數到最大計數值1001次。由此，有可能按 照第二整數計數器的計數值IC2來產生具有作為第一時鐘fl的頻率的 1.001倍的頻率的第二時鐘f2。
在圖1內所示的時鐘產生電路100內的第二整數計數器150、校正電路160和寄存器D-F實現上述的處理。
寄存器D存儲同步循環長度D(IOOO)。寄存器F存儲偏置值F1(65)。 寄存器E存儲相加次數E1(464)。
如果第一整數計數器130開始計數，則校正電路160計數第一整數 計數器130的計數值IC1返回0的次數。如果計數值cnt等于或者小于在寄 存器E內存儲的相加次數E1(464)，則校正電路160向第二整數計數器150 輸出在寄存器F內存儲的偏置值F1(65)。另一方面，如果計數值cnt超過 相加次數E1(464)，則校正電路160向偏置值F1(65)加上1，并且將其輸 出到第二整數計數器150。當計數值cnt達到在寄存器D內存儲的同步循 環長度D(1000)時，校正電路160將計數值cnt復位為0，并且重復上述處 理。
在其間計數值cnt從O到D計數的周期具有作為一個校正周期的、對 應于第一時鐘fl的1000個循環的長度。
第二整數計數器150將其計數值IC2、在寄存器A內存儲的正整數 A、從實數計數器120輸出的進位和從校正電路160輸出的偏置值相加。
圖5示出了在校正電路160的計數值cnt、輸出到第二整數計數器150 的偏置值和在第二整數計數器150內相加在一起的偏置值的總和之間 的關系。
參見圖5，在當計數值cnt是從0到463時的周期期間，向第二整數計 數器150輸出偏置值F1(65)，并且在當所述計數值cnt是從464到99卯寸的 周期期間向第二整數計數器150輸出"(偏置值F1 + 1)二66"。作為第二 整數計數器150累加所述偏置值的結果，當計數值cnt達到999時，被相 加在一起的偏置值的總和變為65536。因此，在具有1000個循環的長度 的每個校正周期內，第二整數計數器150比第一整數計數器130多計數65536次。
第二脈沖產生電路170以下述方式來產生第二時鐘f2:在其期間第
二整數計數器150從0到最大計數值計數的周期對應于第二時鐘f2的一 個循環。第二時鐘f2具有作為第一時鐘fl的頻率的1.001倍的頻率。
圖6是實現在圖1內所示的時鐘產生電路100的具體電路示例。在圖 6內，為了簡化，未示出第一脈沖產生電路140和第二脈沖產生電路170。
參見圖6，實數計數器120包括加法器-減法器121、減法器122、選 擇器123、比較器124、進位產生單元125和寄存器126。
加法器-減法器121在每個輸入時鐘對于在寄存器126內存儲的計 數值RC、在寄存器B內存儲的正整數B和在寄存器C內存儲的正整數C 進行相加和相減(RC+(B-C))，并且向選擇器123輸出計算結果。
減法器122在每個輸入時鐘進行計算(RC-C)，并且向選擇器123輸 出計算結果。
比較器124在每個輸入時鐘將從在寄存器126內存儲的計數值RC 與O相比較，并且向進位產生單元125和選擇器123輸出比較結果。
如果作為比較器124的比較結果計數值RC等于或者大于0，則選擇 器123選擇減法器122的計算結果，并且將其輸出到寄存器126。另一方 面，如果計數值RC是負的，則選擇器123選擇加法器-減法器121的計算 結果，并且將其輸出到寄存器126。
而且，作為比較器124的比較結果，如果計數值RC是負的，則進 位產生單元125產生進位"1"，并且將其輸出到第一整數計數器130和 第二整數計數器150。每次選擇器123輸出任一個計算結果，則寄存器126將計數值RC更
新為所述計算結果。
第一整數計數器130包括加法器131和寄存器132。加法器131在每 個輸入時鐘將在寄存器132內存儲的計數值IC1和在寄存器A內存儲的 正整數A相加，并且當進位從在實數計數器120內的進位產生電路125 輸出時，進一步加上所述進位。
寄存器132將加法器131的計算結果存儲為新的計數值IC1。例如， 寄存器132是16位寄存器，并且當計數值IC1達到最大值65535時，其將 計數值IC1復位到0。
校正電路160包括進位產生電路161、選擇器162、加法器163、比 較器164、寄存器165、比較器166、選擇器167、加法器168和選擇器169。
每次第一整數計數器130的計數值IC1變為0時，進位產生電路161 產生進位"1"，并且將其輸出到選擇器162。
加法器163將"1"加到比較器164的輸出，并且將其輸出到選擇器
162。
比較器164將在寄存器165內存儲的計數值cnt與在寄存器D內存儲 的同步循環長度D相比較。如果計數值cnt小于同步循環長度D，則比較 器164向選擇器162和加法器163輸出計數值cnt。另一方面，每次計數值 cnt達到同步循環長度D時，比較器164向選擇器162和加法器163輸出
當未從進位產生電路161輸出進位時，選擇器162輸出來自比較器 164的計數值cnt。另一方面，當從進位產生電路161輸出所述進位時，選擇器162輸出加法器163的相加結果，其是"計數值cnt+l"。
寄存器165將選擇器162的輸出存儲為新的計數值cnt。
因為每次第一整數計數器130的計數值IC1達到最大值時進位產生 電路161產生所述進位，因此每次計數值IC1達到最大值時遞增在寄存 器165內存儲的計數值cnt。當計數值cnt達到同步循環長度D時，其被復 位，因此，寄存器165重復地將0到同步循環長度D存儲為計數值cnt。而 且，在其期間第一整數計數器130從0計數到最大值的周期對應于根據 第一整數計數器130的計數值ICl來產生的第一時鐘fl的一個循環。因 此，進位產生電路161、選擇器162、加法器163、比較器164和寄存器 165作為計數器，用于相對于每個同步循環D來計數第一時鐘fl的循環。
比較器166將在寄存器165內存儲的計數值cnt與在寄存器E內存儲 的相加次數E1進行比較，并且向選擇器167輸出比較結果。
加法器168向在寄存器F內存儲的偏置值F1加1，并且向選擇器167 輸出結果。
如果作為比較器166的比較結果，計數值cnt小于El，則選擇器167 向選擇器169輸出在寄存器F內存儲的偏置值F1。另一方面，如果計數 值cnt等于或者大于El，則選擇器167向選擇器169輸出來自加法器168 的"偏置值F1+1"。
選擇器169根據來自校正電路160的進位產生電路161的進位的存 在與否來選擇選擇器167的輸出或者"0"。具體上，如果未從進位產 生電路161輸出進位，則選擇器169向第二整數計數器150輸出來自選擇 器167的所述偏置值F1或者"偏置值F1+1"。另一方面，如果從進位產 生電路161輸出進位，則選擇器169向第二整數計數器150輸出"0"。第二整數計數器150包括加法器151和寄存器152。加法器151將在 寄存器152內存儲的計數值IC2、正整數A和選擇器169的輸出相加，并 且當從進位在實數計數器120內的進位產生單元125輸出時進一步加上 所述進位。
寄存器152將加法器151的計算結果存儲為新的計數值IC2。寄存器 152具有與在第一整數計數器I30內的寄存器132相同的位寬度，并且當 計數值IC2達到例如65535時，其將計數值IC2復位為0。
在圖6內所示的電路內，第一整數計數器130與輸入時鐘同步地從0 到最大值重復地計數。根據第一整數計數器130的計數值IC1而產生的 第一時鐘fl的頻率與輸入時鐘f0的頻率滿足由表達式(3)表示的關系，所 述第一時鐘fl的頻率的一個循環對應于從O到最大值的第一整數計數器 130的計數周期或者對應于在第一整數計數器130的兩個隨后的復位之 間的周期。根據正整數A、 B和C的值，第一時鐘fl的頻率可以是等于或 者小于輸入時鐘f0的頻率的l/2的任何值。
雖然第二整數計數器150也與輸入時鐘同步地從0到最大值重復地 計數，但是因為來自校正電路160的偏置值被加到其計數值中，因此， 在第一整數計數器130從0到最大值計數D次的同時，第二整數計數器 150從0到最大值計數(D+(G-1"D)次。因此，第二整數計數器150從0到 最大值計數的速度是第一整數計數器130的速度的G倍。
因此，根據第二整數計數器150的計數值IC2而產生的第二時鐘f2 的頻率是第一時鐘fl的G倍，所述第二時鐘f2的頻率的一個循環對應于 從0到最大值的第二整數計數器150的計數周期。
倍數G可以是大于O的任何值(包括小數)。因此，由本發明人建立 的技術使用三個整數計數器實現了第一時鐘fl，其與輸入時鐘fO同步，
并且具有給定的頻率，所述給定的頻率等于或者小于輸入時鐘fo的頻率的l/2;以及，第二時鐘f2，其也與輸入時鐘fO同步，并且具有作為第 一時鐘f 1的頻率的給定倍數G倍的頻率。
雖然在上述的說明書中，大于1的倍數G 1.001被用作具體示例，但 是如果當倍數G小于1時或者當在表達式(5)內的(G-1)為負時，從校正電 路160向第二整數計數器150提供負偏置F，則也可以產生具有頻率小于 第一時鐘fl頻率的第二時鐘。
而且，雖然為了容易明白本發明的原理而在上面描述了產生兩個 時鐘(fl和f2)的電路，所述兩個時鐘(fl和f2)與輸入時鐘fO同步以便一個 時鐘的頻率是另一個時鐘的頻率的實數倍數，但是本發明的技術可以 被應用到與輸入時鐘fO同步的任何兩個或者更多數量的時鐘的產生。
圖7通過例示而示意地示出了產生與輸入時鐘f0同步的三個時鐘 fl、 f2和f3的電路。在圖7內，與在圖1內所示的時鐘產生電路100內的 那些相同的元件通過相同的附圖標號表示。
在圖7內所示的時鐘產生電路內，寄存器Ea和Fa、第三整數計數器 150a、校正電路160a和用于產生時鐘f3的第三脈沖產生電路170a分別具 有與寄存器E和F、第二整數計數器150、校正電路160和用于產生時鐘 f2的第二脈沖產生電路170基本上相同的功能。在這種構造內，可以按 照寄存器Ea和Fa的值的設置來產生第三時鐘f3，所述第三時鐘f3與輸入 時鐘fO同步，并且具有與第二時鐘f2的頻率不同并且是第一時鐘fl的頻 率的實數倍數的頻率。
根據上述的說明，以下說明使用上述的時鐘產生電路的示例實施例。
圖8示出了根據本發明的示例實施例的信號處理電路200。所述信 號處理電路200是，例如，用于接收視頻廣播的接收設備，并且其包括時鐘產生器IO、 PLL電路210、時鐘產生電路220、選擇器230、 PLL電 路240、 PLL電路250、系統電路22、視頻信號處理電路24、音頻信號處 理電路26和STC計數器30。為了容易比較，在圖8內，與在圖IO、 12、 13和14內所示的接收設備中的那些元件相同的元件用相同的附圖標號 表示。在信號處理電路200內，像每個如上所述的每個數據設備那樣， 視頻信號處理電路24必須處理具有例如74.25 MHz、 74.25/1.001 MHz、 27 MHz和27x1.001 MHz的點時鐘的視頻信號。
時鐘產生器10產生27 MHz的參考時鐘。
PLL電路210產生要由系統電路22使用的系統時鐘，并且將其提供 到系統電路22。例如，所述系統時鐘是655.36 MHz。
時鐘產生電路220、選擇器230和PLL電路240產生要由視頻信號處 理電路24使用的點時鐘。如上所述，它們需要能夠產生74.25 MHz、 74.25/1.001 MHz、 27 MHz和27x1.001 MHz的所有點時鐘。
時鐘產生電路220是將在圖1內所示的時鐘產生電路100應用到其 上的電路，并且其產生與由PLL電路210產生的系統時鐘同步的兩個時 鐘，所述系統時鐘是輸入時鐘fO。作為第一時鐘fl的所述兩個時鐘之一 的頻率是27 MHz，作為第二時鐘f2的另一個時鐘的頻率是第一時鐘fl 的頻率的1.001倍，其是27.027 MHz。
時鐘產生電路220對應于參考圖l-6所述的時鐘產生電路100，因此 在下面不詳細說明它。時鐘產生電路220產生分別作為第一時鐘fl和第 二時鐘f2的27 MHz和27x1.001 MHz的時鐘，并且倍數G因此大于1。因 此，被提供到用于產生第二時鐘f2的第二整數計數器的偏置值是正的， 并且不必向所述偏置值加上符號位。或者，可行的是，產生作為第一 時鐘fl的27.027MHz的時鐘，并且進一步產生具有第一時鐘fl的頻率的 1/1.001倍數的第二時鐘f2。在這種情況下，必須向被提供到第二整數計數器的偏置值加上符號位。
選擇器230根據視頻信號的種類選擇由時鐘產生電路220產生的第
一時鐘fl或者第二時鐘f2,并且向PLL電路240輸出所選擇的時鐘。
當PLL電路240產生具有27x1.001 MHz的頻率的點時鐘4時，其使 用第二時鐘f2。在這種情況下，PLL電路240的"頻率乘數/頻率除數" 是"1/1"。另一方面，當PLL電路240產生點時鐘l-3的任何一個時，其 使用第一時鐘fl。在這種情況下，各個點時鐘的"頻率乘數/頻率除數" 分別是"44/16" 、 "250/91"禾B "1/1"。
PLL電路240向視頻信號處理電路24提供所產生的點時鐘。
PLL電路250根據STC來產生要由音頻信號處理電路26使用的音頻 時鐘，并且向音頻信號處理電路26提供所產生的音頻時鐘。
如上所述，在按照所述示例實施例內的信號處理電路200中，時鐘 產生電路220產生27 MHz的第一時鐘fl和27x1.001 MHz的第二時鐘f2， 并且選擇器230選擇性地向PLL電路240提供任一時鐘。因此，當PLL電 路240產生可能由視頻信號處理電路24使用的所述四個點時鐘的任何 一個時，其不需要執行高倍乘法。而且，因為第一時鐘fl和第二時鐘f2 與參考時鐘同步，因此由PLL電路240產生的時鐘也與所述系統時鐘、 音頻時鐘和STC同步。
而且，因為時鐘產生電路220包括整數計數器，而不是作為模擬電 路的PLL，因此電路規模小。
而且，雖然也作為時鐘產生電路220的輸入時鐘的、由PLL電路210 產生的系統時鐘作為在上述的示例實施例內的示例具有655.36 MHz的 頻率，但是時鐘產生電路220可以通過調整在寄存器內存儲的諸如上述的正整數A、 B和C的參數來產生具有等于或者小于輸入時鐘頻率的1/2 的任何頻率的第一時鐘。由此，有可能靈活地處理系統規格的修改，
諸如提高在由系統電路22使用的時鐘的速度。
雖然已經使用幾個示例實施例來說明了本發明，但是本領域內的 技術人員可以認識到，在所附的權利要求的精神和范圍內，可以對于 本發明進行各種修改，并且本發明不限于如上所述的示例。
而且，所述權利要求的范圍不被如上所述的示例實施例限定。
而且，注意到，申請人的意圖是涵蓋所有的權利要求元素的等同 物，即使以后在申請期間被修改。
權利要求
1. 一種信號處理設備，包括存儲部，其用于存儲預設的正整數A、B和C、k個偏置值Fi(i＝1到k)以及每個偏置值Fi的相加次數Ei；實數計數器，其是整數加法環計數器，用于在每個輸入時鐘，在如果計數值等于或者大于0的情況下減去所述正整數C，以及在如果所述計數值為負的情況下加上所述正整數B和正整數C的差(B-C)，并且輸出進位；第一整數計數器，其是整數加法環計數器，用于在每個輸入時鐘，將該第一整數計數器的計數值IC1、從所述實數計數器輸出的進位和在所述存儲部內存儲的正整數A相加；第一脈沖產生電路，其用于根據所述計數值IC1產生第一時鐘，所述第一時鐘具有與用于返回其初始狀態的所述第一整數計數器的周期相對應的一個循環；校正電路，其用于在具有與所述第一時鐘的循環D(D是正整數)相同長度的每個校正周期內重復地輸出在所述存儲部內存儲的所述偏置值Fi，并且在每個校正周期內與所述輸入時鐘同步地輸出其在所述校正周期內的輸出的次數等于或者小于所述相加次數Ei的所述偏置值Fi中的一個；第二整數計數器，其是整數加法環計數器，用于在每個輸入時鐘，將該第二整數計數器的計數值IC2、從所述實數計數器輸出的進位、所述正整數A和從所述校正電路輸出的偏置值相加；以及第二脈沖產生電路，其用于根據所述計數值IC2產生第二時鐘，所述第二時鐘具有與用于返回其初始狀態的所述第二整數計數器的周期相對應的一個循環，其中所述第二時鐘的頻率是所述第一時鐘的頻率的G倍(G>0)，所述正整數D是用于指示所述第一時鐘和所述第二時鐘的同步循環長度的所述第一時鐘的循環的數量，所述正整數A、B和C被設置以滿足表達式1，并且所述偏置值Fi和所述相加次數Ei被設置以滿足表達式2和表達式3表達式1f1＝f0*(A+(C/B))/(第一整數計數器的分辨率)其中，f0是所述輸入時鐘的頻率，f1是所述第一時鐘的頻率，并且A、B和C是正整數表達式2(G-1)*D＝M其中，D是由所述第一時鐘的循環的數量表示的所述第一時鐘和所述第二時鐘的同步循環長度(正整數)，并且M是整數表達式3其中，D是同步循環長度(正整數)Fi是偏置值(整數)Ei是所述偏置值Fi的相加次數(正整數)，并且K是所述偏置值Fi的數量(正整數)。
2. 根據權利要求l所述的信號處理設備，其中 所述正整數D是滿足表達式2的D的最小值。
3. 根據權利要求l所述的信號處理設備，其中 所述倍數G是實數，所述存儲部存儲偏置值F1，其是小于所述最大計數值和所述正整數D的商的整數的最大值；以及，偏置值F2，其是大于所述商的整 數的最小值，并且所述偏置值Fl的相加次數E和所述偏置值F2的相加次數E2的 和等于所述正整數D。
4. 根據權利要求2所述的信號處理設備，其中 所述倍數G是實數，所述存儲部存儲偏置值F1，其是小于所述最大計數值和所述正 整數D的商的整數的最大值；以及，偏置值F2，其是大于所述商的整 數的最小值，并且所述偏置值Fl的相加次數E和所述偏置值F2的相加次數E2的 和等于所述正整數D。
5. 根據權利要求1所述的信號處理設備，其中 所述倍數G是實數，所述存儲部存儲所述正整數D;偏置值F1，其是小于所述最大計數值和所述正整數D的商的整數的最大值；以及，所述偏置值F1的相加次數E1，并且在所述校正周期內所述偏置值Fl的輸出的數量等于或者小于所 述相加次數E1的情況下，所述校正電路輸出所述偏置值F1，并且在每 個校正周期內的另一種情況下，所述校正電路輸出"所述偏置值F1 + 1"。
6. 根據權利要求2所述的信號處理設備，其中 所述倍數G是實數，所述存儲部存儲所述正整數D;偏置值F1，其是小于所述最大 計數值和所述正整數D的商的整數的最大值；以及，所述偏置值F1的 相加次數E1，并且在所述校正周期內所述偏置值Fl的輸出的數量等于或者小于所 述相加次數E1的情況下，所述校正電路輸出所述偏置值F1，并且在每 個校正周期內的另一種情況下，所述校正電路輸出"所述偏置值F1+1"。
7. 根據權利要求1所述的信號處理設備，還包括 參考時鐘產生電路，其用于產生參考時鐘； 系統電路；以及第一PLL電路，其利用由所述參考時鐘產生電路產生的參考時鐘 來產生要由所述系統電路使用的系統時鐘，其中所述輸入時鐘是由所述第一PLL電路產生的系統時鐘。
8. 根據權利要求2所述的信號處理設備，還包括 參考時鐘產生電路，其用于產生參考時鐘； 系統電路；以及第一 PLL電路，其利用由所述參考時鐘產生電路產生的參考時鐘 來產生要由所述系統電路使用的系統時鐘，其中所述輸入時鐘是由所述第一 PLL電路產生的系統時鐘。
9. 根據權利要求3所述的信號處理設備，還包括 參考時鐘產生電路，其用于產生參考時鐘； 系統電路；以及第一PLL電路，其利用由所述參考時鐘產生電路產生的參考時鐘 來產生要由所述系統電路使用的系統時鐘，其中所述輸入時鐘是由所述第一PLL電路產生的系統時鐘。
10. 根據權利要求4所述的信號處理設備，還包括 參考時鐘產生電路，其用于產生參考時鐘； 系統電路；以及第一PLL電路，其利用由所述參考時鐘產生電路產生的參考時鐘 來產生要由所述系統電路使用的系統時鐘，其中所述輸入時鐘是由所述第一 PLL電路產生的系統時鐘。
11. 根據權利要求5所述的信號處理設備，還包括參考時鐘產生電路，其用于產生參考時鐘； 系統電路；以及第一PLL電路，其利用由所述參考時鐘產生電路產生的參考時鐘 來產生要由所述系統電路使用的系統時鐘，其中所述輸入時鐘是由所述第一 PLL電路產生的系統時鐘。
12. 根據權利要求6所述的信號處理設備，還包括 參考時鐘產生電路，其用于產生參考時鐘； 系統電路；以及第一PLL電路，其利用由所述參考時鐘產生電路產生的參考時鐘來產生要由所述系統電路使用的系統時鐘，其中所述輸入時鐘是由所述第一PLL電路產生的系統時鐘。
13. 根據權利要求l所述的信號處理設備，還包括 視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一；以及第二 PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
14. 根據權利要求2所述的信號處理設備，還包括-視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一；以及第二 PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
15. 根據權利要求3所述的信號處理設備，還包括 視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一；以及第二 PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
16.根據權利要求4所述的信號處理設備，還包括 視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一;以及第二PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
17.根據權利要求5所述的信號處理設備，還包括 視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一;以及第二PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
18.根據權利要求6所述的信號處理設備，還包括 視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一；以及第二PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
19.根據權利要求7所述的信號處理設備，還包括 視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一；以及第二PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述視頻信號處理電路使用的點時鐘。
20.根據權利要求8所述的信號處理設備，還包括-視頻信號處理電路，其用于處理視頻信號；選擇器，其用于選擇性地輸出所述第一時鐘和所述第二時鐘之一；以及第二PLL電路，其利用從所述選擇器輸出的時鐘來產生要由所述 視頻信號處理電路使用的點時鐘。
全文摘要
本發明涉及一種信號處理設備。實數計數器在如果計數值RC等于或者大于0的情況下減去正整數C，或者在如果計數值RC是負的情況下加上(正整數B-C)并且輸出進位。用于產生第一時鐘f1的第一整數計數器計算(計數值IC1+進位+正整數A)。用于產生第二時鐘f2(f2＝f1*G)的第二整數計數器150在每個輸入時鐘計算(計數值IC2+進位+正整數A+偏置值)。校正電路輸出偏置值，以便相對于具有第一時鐘f1和第二時鐘f2的同步循環長度的每個循環D第二整數計數器比第一整數計數器多計數“最大計數值*(f2/f1-1)*D”次。
文檔編號H04N5/06GK101431602SQ20081017457
公開日2009年5月13日 申請日期2008年11月10日 優先權日2007年11月8日
發明者土田俊行, 小松義一 申請人:恩益禧電子股份有限公司