專利名稱：關聯雙取樣電路及其相關的影像感測器的制作方法
技術領域：
本發明是指一種用于影像感測器的關聯雙取樣電路，尤指一種具有精簡 的電路架構及通過操作上不需極性轉換的取樣電容，以減少噪聲產生的關聯 雙取樣電路。
背景技術：
隨著數碼相機、移動電話等電子商品不斷的開發與成長，消費市場對影 像感測元件的需求亦持續的增加。
一般而言，目前常用的影像感測元件，包括了電荷耦合感測元件(Charge Coupled Device, CCD)以及互補式金氧半導 體影像感測元件(CMOS Image Sensor, CIS)兩大類。其中，由于CMOS影 像感測元件具有低操作電壓、低功率消耗與高操作效率等特性，再加上其可 整合于目前的半導體技術來大量制造，因此受到極廣泛的應用。在CMOS影像感測器中， 一般會通過類比前端電路將每一像素感測器 (Pixel Sensor)所產生的信號讀出，并且提供適當的驅動能力來推動后級的 應用電路，如類比至數字轉換器或影像處理電路等。在操作時，像素感測器 會利用重置開關將感測器重置到初始狀態以清除前一次操作所殘留下來的信 號，但是重置開關在切換時會引入重置噪聲(Reset Noise),因此本領域一般 會通過關聯雙取樣(Correlation Double Sampling, CDS)電路來實現類比前端 電路，以對來自每一像素感測器所輸出的光感測信號及重置信號進行二次取 樣，進而獲得光感測信號及重置信號的差值(即曝光前后的信號準位差值)， 如此一來將可避免CMOS影像感測器所產生的影像受到像素重置噪聲的影響。請參考圖1，圖1為一已知CMOS影像感測器10的示意圖。CMOS影像感測器IO包含有像素陣列11、關聯雙取樣(Correlation Double Sampling, CDS) 電路陣列12及后級緩沖電路13。 一般而言，CMOS影像感測器10的類比前 端電路是由關聯雙取樣電路陣列12及后級緩沖電路13所組成。為了方便說 明，圖1中以像素感測器Pij代表像素陣列11中第i行第j列的像素感測器， 以關聯雙取樣電路CDS—i代表耦接于第i行的所有像素感測器的關聯雙取樣 電路，而后級緩沖電路13則耦接于關聯雙取樣電路陣列12中的所有關聯雙 取樣電路。像素感測器Pij是四晶體管架構(4 Transistor, 4T)的主動式像素 感測器，其包含有感光二極管PD、轉移晶體管(TransferTransistor) TX、重 置晶體管(Reset Transistor) RX、驅動晶體管(Drive Transistor) DX以及選 擇晶體管(SelectTransistor) SX。感光二極管PD用來感測光照的強度，并累 積入射光線所產生的光電荷。轉移晶體管TX用來根據轉移控制信號Tgl，將 累積于感光二極管PD的光電荷轉移至節點FD。重置晶體管RX用來根據重 置控制信號Rst，重置節點FD的電壓至電源電壓VDD。驅動晶體管DX是一 源極隨耦器，用來將節點FD的電壓轉換成對應的電流信號輸出至選擇晶體管 SX。選擇晶體管SX則根據列選擇控制信號Rsel，通過輸出端PXO依序輸出 重置信號及光感測信號。其中，轉移控制信號Tgl、重置控制信號Rst及列選 擇控制信號Rsel可由列解碼器(RowDecoder)所產生，于此不再贅述。關聯雙取樣電路CDS_i用來依序對第i行的所有像素感測器輸出的重置 信號及光感測信號進行取樣，其包含有取樣電容CS及CR、定電流源Il、參 考電壓VR1以及分別由控制信號SS、 SR、 Sn及Scd所控制的8個開關121 128。后級緩沖電路13通過輸入端VIP及VIN耦接于關聯雙取樣電路CDS_i， 其包含有運算放大器0P1、電容CI及C2以及分別由控制信號SI及S2所控 制的6個MOS開關131 136。類比前端電路的操作方式簡述如下首先， 控制信號Sn短路開關123及124，以使取樣電容CS及CR的負端耦接于參考 電壓VR1。接著，控制信號SR及SS依序于兩非重疊時相(Non-overlapping Phase)短路開關121及122，以分別由像素感測器Pij讀出重置信號及光感測信號的電壓，并儲存于取樣電容CR及CS中。當CMOS影像感測器10欲擷 取像素感測器Pij的信號時，關聯雙取樣電路CDS—i及后級緩沖電路13可分 別根據控制信號Scd及S2，同時短路開關125 128及開關131、 132，以將 取樣電容CS及CR的正端耦接于參考電壓VR1 (即轉換取樣電容CS及CR 的極性)，并通過運算放大器OP1的兩輸入端虛接地的特性，將取樣電容CR 和CS所儲存的電荷差值轉移至后級緩沖電路13的電容Cl及C2中。如此一 來，CMOS影像感測器10即可通過差動輸出端VOP及VON，輸出相關于光 感測信號及重置信號間差值的電壓信號Vout，以驅動后級的數據處理電路。 當然，在取樣電容CS和CR將所儲存的電荷差值轉移至電容Cl及C2之前， 后級緩沖電路13可根據控制信號S1，短路開關133 136，以清除電容C1及 C2于前次操作所儲存的電荷。關于上述控制信號的相關時序，請參考圖2。然而，對于CMOS影像感測器的類比前端電路來說，如何降低噪聲會是 設計時的主要考慮，而主要噪聲來源大致可分為電容取樣時所引進的熱噪聲 及切換MOS開關時所產生的電荷注入噪聲(Charge injection noise)兩種。其 中，由于熱噪聲的大小正比于KT/C (K為波爾茲曼常數，T是絕對溫度，而 C代表取樣電容的電容值大小)，因此其可通過加大取樣電容的電容值來改善， 而切換MOS開關時所產生的電荷注入噪聲則需通過減少MOS開關的數量和 切換次數來達成。發明內容因此，本發明的主要目的即在于提供一種用于影像感測器的關聯雙取樣 電路。本發明揭露一種互補金氧半導體影像感測器，包含有一像素陣列及多個 關聯雙取樣電路。所述像素陣列包含有多個排列成矩陣形式的像素感測器， 每一像素感測器用來感測入射光強度，并依序輸出重置信號及光感測信號。 所述多個關聯雙取樣電路，分別耦接于所述像素陣列中的一行，用來對該行所輸出的所述重置信號及所述光感測信號進行取樣。所述多個關聯雙取樣電 路的每一關聯雙取樣單元包含有一信號輸入端，用來接收所述重置信號及所述光感測信號； 一第一取樣電容具有第一端及第二端，所述第二端耦接于參 考電壓端； 一第二取樣電容具有第一端及第二端，所述第二端耦接于所述參 考電壓端； 一第一開關耦接于所述信號輸入端與所述第一取樣電容的所述第 一端之間，用來于第一階段將所述第一取樣電容耦接至所述信號輸入端，以 使所述第一取樣電容取樣所述重置信號的電壓； 一第二開關耦接于所述信號 輸入端與所述第二取樣電容的所述第一端之間，用來于第二階段將所述第二 取樣電容耦接至所述信號輸入端，以使所述第二取樣電容取樣所述光感測信 號的電壓； 一第三開關耦接于所述第一取樣電容的所述第一端，用來于第三 階段將所述第一取樣電容耦接至第一信號輸出端，以使所述第一取樣電容所 取樣的電壓輸出至所述第一信號輸出端；以及一第四開關耦接于所述第二取 樣電容的所述第一端，用來于所述第三階段將所述第二取樣電容耦接至第二 信號輸出端，以使所述第二取樣電容所取樣的電壓輸出至所述第二信號輸出 端；其中，所述第一信號輸出端及所述第二信號輸出端是后級緩沖放大電路 的差動輸入端。本發明另揭露一種用于影像感測器的關聯雙取樣電路，用來對所述影像 感測器的一行像素所輸出的重置信號及光感測信號進行取樣。所述關聯雙取 樣電路包含有一信號輸入端，用來于接收所述重置信號及所述光感測信號； 一第一取樣電容具有第一端及第二端，所述第二端耦接于參考電壓端； 一第 二取樣電容具有第一端及第二端，所述第二端耦接于所述參考電壓端； 一第 一開關耦接于所述信號輸入端與所述第一取樣電容的所述第一端之間，用來 于第一階段將所述第一取樣電容耦接至所述信號輸入端，以使所述第一取樣 電容取樣所述重置信號的電壓； 一第二開關耦接于所述信號輸入端與所述第 二取樣電容的所述第一端之間，用來于第二階段將所述第二取樣電容耦接至 所述信號輸入端，以使所述第二取樣電容取樣所述光感測信號的電壓； 一第三開關耦接于所述第一取樣電容的所述第一端，用來于第三階段將所述第一 取樣電容耦接至第一信號輸出端，以使所述第一取樣電容所取樣的電壓輸出至所述第一信號輸出端；以及一第四開關耦接于所述第二取樣電容的所述第 一端，用來于所述第三階段將所述第二取樣電容耦接至第二信號輸出端，以 使所述第二取樣電容所取樣的電壓輸出至所述第二信號輸出端；其中，所述 第一信號輸出端及所述第二信號輸出端是后級緩沖放大電路的差動輸入端。
圖1為一己知CMOS影像感測器的示意圖。圖2為圖1中相關控制信號的時序示意圖。圖3為本發明CMOS影像感測器的實施例示意圖。圖4為圖3中相關控制信號的時序示意圖。附圖標號10、 30 CMOS影像感測器11、 31 像素陣列12、 32 關聯雙取樣電路陣列13、 33 后級緩沖電路 Pij 像素感測器 CDS—i 關聯雙取樣電路 PD 感光二極管 TX、 RX、 DX、 SX晶體管Tgl、 Rst、 Rsel 、 SS、 SR、 Sn、 Scel 、 Sl、 S2 控制信號FD 節點 VDD、 VR1、 Vref電壓PXO 輸出端CS、 CR 取樣電容Cl、 C2 電容II 定電流源OPl 運算放大器121 128、 131 136、 321 324、 331 336 開關VIP、 VIN 差動輸入端VOP、 VON 差動輸出端Vout 電壓信號具體實施方式
請參考圖3，圖3為本發明一 CMOS影像感測器30的實施例示意圖。 CMOS影像感測器30包含有像素陣列31、關聯雙取樣(Correlation Double Sampling, CDS)電路陣列32及后級緩沖電路33。為了方便說明，圖3中以 像素感測器Pij代表像素陣列31中第i行第j列的像素感測器，以關聯雙取樣 電路CDS—i代表耦接于第i行的所有像素感測器的關聯雙取樣電路，而后級 緩沖電路33則耦接于關聯雙取樣電路陣列32中的所有關聯雙取樣電路。像 素感測器Pij可以是任何形式的像素感測器，如一四晶體管架構(4Transistor， 4T)的主動式像素感測器，其用來感測入射光強度，并依序輸出重置信號及 光感測信號。關聯雙取樣電路CDS一i用來依序對第i行的所有像素感測器輸 出的重置信號及光感測信號進行取樣，其包含有定電流源II、取樣電容CR 及CS、開關321、 322、 323、 324及參考電壓Vref。定電流源Il是用來提供 像素感測器Pij的讀出電流。取樣電容CR及CS分別用來取樣重置信號及數 據信號的電壓，其一端共同耦接于參考電壓Vref，另一端則通過分別受控于 控制信號SR及SS的開關321及322耦接于信號輸入端CIN，以及通過受控 于控制信號Seel的開關323及324分別耦接于后級緩沖電路33的差動輸入端 VIP及VIN。后級緩沖電路33則包含有運算放大器OPl、電容Cl及C2以及 分別由控制信號SI及S2所控制的MOS開關331、 332、 333、 334、 335及10336。像素感測器Pij及后級緩沖電路33的相關操作類似于圖1中的像素感測 器Pij及后級緩沖電路13，于此不再贅述。當像素感測器Pij依序輸出重置信號及光感測信號時，開關321及322可 分別根據高準位的控制信號SR及SS，將取樣電容CR及CS耦接至信號輸入 端CIN，以使取樣電容CR及CS分別取樣重置信號及光感測信號的電壓。接 著，開關323及324可根據高準位的控制信號Scel，將取樣電容CR及CS分 別耦接至后級緩沖電路33的差動輸入端VIP及VIN，以將取樣電容CR和CS 所儲存的電壓分別輸出至后級緩沖電路33的差動輸入端VIP及VIN。其中， 控制信號SR、 SS及Scel是非重疊(Non-overlapping)時脈信號，而在取樣電 容CS和CR將所儲存的電壓差值轉移至后級緩沖電路33的電容Cl及C2之 前，后級緩沖電路33另可根據控制信號Sl短路開關333 336，以清除電容 C1及C2于前次操作所儲存的電壓。如此一來，本發明CMOS影像感測器30 即可通過后級緩沖電路33的差動輸出端VOP及VON，輸出相關于光感測信 號及重置信號間差值的電壓信號Vout，以驅動后級的數據處理電路，如類比 至數位轉換器或影像處理電路等等。關于上述控制信號的相關時序，請參考圖4。由于在背景技術中，取樣電容在操作上需進行極性的轉換，因此取樣電 容僅能使用單位面積電容值較低的金屬一絕緣體一金屬(Metal-Insulator-Met al， MIM)電容或多晶硅一絕緣體一多晶硅(Polysilicon-Insulator-Polysilicon， PIP)電容來制作。相較之下，本發明關聯雙取樣電路中的取樣電容在操作上 不需極性的轉換，因此本發明可以利用單位面積電容值較高的MOS電容來實 現。如此一來，本發明可于相同的面積提供較高的電容值，以減少取樣時熱 噪聲(KT/C)的影響，或者可于相同電容值的情形下縮小晶片的面積。同時， 本發明關聯雙取樣電路的架構使用了較少的晶體管開關，因此切換MOS開關 時所引入的電荷注入噪聲(Charge injection noise)亦可大幅地被減少。兩組緩沖增益電路加上一減法電路來實現等等。此外，本發明中所述的參考
電壓Vref較佳地是一地端電壓，而開關則通過由MOS開關或是CMOS傳輸 閘來實現，只要具有相同的電路架構，皆屬本發明的范圍。
綜上所述，本發明是提供一種用于CMOS影像感測器的關聯雙取樣電路， 其具有精簡的電路架構及彈性的實現方式，更可大幅減少操作時所產生的熱 噪聲及電荷注入噪聲，進而提升CMOS影像感測器的影像品質。
以上所述僅為本發明的較佳實施例，凡依本發明權利要求書所做的均等 變化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種互補金氧半導體影像感測器，其特征在于，所述互補金氧半導體影像感測器包含有一像素陣列，包含有多個排列成矩陣形式的像素感測器，每一像素感測器用來感測入射光強度，并依序輸出重置信號及光感測信號；以及多個關聯雙取樣電路，分別耦接于所述像素陣列中的一行，用來對該行所輸出的所述重置信號及所述光感測信號進行取樣，所述多個關聯雙取樣電路的每一關聯雙取樣單元包含有一信號輸入端，用來接收所述重置信號及所述光感測信號；一第一取樣電容，具有第一端及第二端，所述第二端耦接于參考電壓端；一第二取樣電容，具有第一端及第二端，所述第二端耦接于所述參考電壓端；一第一開關，耦接于所述信號輸入端與所述第一取樣電容的所述第一端之間，用來于第一階段將所述第一取樣電容耦接至所述信號輸入端，以使所述第一取樣電容取樣所述重置信號的電壓；一第二開關，耦接于所述信號輸入端與所述第二取樣電容的所述第一端之間，用來于第二階段將所述第二取樣電容耦接至所述信號輸入端，以使所述第二取樣電容取樣所述光感測信號的電壓；一第三開關，耦接于所述第一取樣電容的所述第一端，用來于第三階段將所述第一取樣電容耦接至第一信號輸出端，以使所述第一取樣電容所取樣的電壓輸出至所述第一信號輸出端；以及一第四開關，耦接于所述第二取樣電容的所述第一端，用來于所述第三階段將所述第二取樣電容耦接至第二信號輸出端，以使所述第二取樣電容所取樣的電壓輸出至所述第二信號輸出端；其中，所述第一信號輸出端及所述第二信號輸出端是后級緩沖放大電路的差動輸入端。
2. 如權利要求1所述的互補金氧半導體影像感測器，其中所述第一開關及 所述第二開關分別受控于一第一時脈信號及一第二時脈信號，所述第三開關 及所述第四開關同時受控于一第三時脈信號，所述第一時脈信號、所述第二 時脈信號及所述第三時脈信號是非重疊相位時脈信號。
3. 如權利要求1所述的互補金氧半導體影像感測器，其中所述后級緩沖放大電路是一減法電路。
4. 如權利要求1所述的互補金氧半導體影像感測器，其中所述第一開關、 所述第二開關、所述第三開關及所述第四開關是MOS晶體管開關。
5. 如權利要求1所述的互補金氧半導體影像感測器，其中所述第一取樣電 容及所述第二取樣電容是MOS電容。
6. 如權利要求1所述的互補金氧半導體影像感測器，其中所述第一取樣電 容及所述第二取樣電容是多晶硅一絕緣體一多晶硅電容。
7. 如權利要求1所述的互補金氧半導體影像感測器，其中所述第一取樣電 容及所述第二取樣電容是金屬一絕緣體一金屬電容。
8. 如權利要求1所述的互補金氧半導體影像感測器，其中所述參考電壓端 是一地端。
9. 一種用于影像感測器的關聯雙取樣電路，用來對所述影像感測器的一行 像素所輸出的重置信號及光感測信號進行取樣，所述關聯雙取樣電路包含有一信號輸入端，用來于接收所述重置信號及所述光感測信號； 一第一取樣電容，具有第一端及第二端，所述第二端耦接于參考電壓端； 一第二取樣電容，具有第一端及第二端，所述第二端耦接于所述參考電 壓端；一第一開關，耦接于所述信號輸入端與所述第一取樣電容的所述第一端 之間，用來于第一階段將所述第一取樣電容耦接至所述信號輸入端，以使所 述第一取樣電容取樣所述重置信號的電壓；一第二開關，耦接于所述信號輸入端與所述第二取樣電容的所述第一端之間，用來于第二階段將所述第二取樣電容耦接至所述信號輸入端，以使所 述第二取樣電容取樣所述光感測信號的電壓；一第三開關，耦接于所述第一取樣電容的所述第一端，用來于第三階段 將所述第一取樣電容耦接至第一信號輸出端，以使所述第一取樣電容所取樣的電壓輸出至所述第一信號輸出端；以及一第四開關，耦接于所述第二取樣電容的所述第一端，用來于所述第三 階段將所述第二取樣電容耦接至第二信號輸出端，以使所述第二取樣電容所 取樣的電壓輸出至所述第二信號輸出端；其中，所述第一信號輸出端及所述第二信號輸出端是后級緩沖放大電路 的差動輸入端。
10. 如權利要求9所述的關聯雙取樣電路，其中所述第一開關及所述第二 開關分別受控于一第一時脈信號及一第二時脈信號，所述第三開關及所述第 四開關同時受控于一第三時脈信號，所述第一時脈信號、所述第二時脈信號 及所述第三時脈信號系非重疊相位時脈信號。
11. 如權利要求9所述的關聯雙取樣電路，其中所述后級緩沖放大電路是 一減法電路。
12. 如權利要求9所述的關聯雙取樣電路，其中所述第一開關、所述第二 開關、所述第三開關及所述第四開關是MOS晶體管開關。
13. 如權利要求9所述的關聯雙取樣電路，其中所述第一取樣電容及所述 第二取樣電容是MOS電容。
14. 如權利要求9所述的關聯雙取樣電路，其中所述第一取樣電容及所述 第二取樣電容是多晶硅一絕緣體一多晶硅電容。
15. 如權利要求9所述的關聯雙取樣電路，其中所述第一取樣電容及所述 第二取樣電容是金屬一絕緣體一金屬電容。
16. 如權利要求9所述的關聯雙取樣電路，其中所述參考電壓端是一地端。
全文摘要
本發明是關于一種關聯雙取樣電路及其相關的影像感測器，用來對影像感測器的一行像素所輸出的重置信號及光感測信號進行取樣，其包含有2個取樣電容及4個晶體管開關。所述關聯雙取樣電路的取樣電容在操作上不需進行極性的轉換，因此其可以利用單位面積電容值較高的MOS電容來實現，以減少取樣時所產生的熱噪聲。同時，所述關聯雙取樣電路的架構使用了較少的晶體管開關，因此切換開關時所引入的電荷注入噪聲亦可大幅地被減少。
文檔編號H04N5/335GK101540824SQ20081008684
公開日2009年9月23日 申請日期2008年3月19日 優先權日2008年3月19日
發明者劉漢麒, 蘇聰宜 申請人:原相科技股份有限公司