專利名稱：移相二進制傳輸編碼器、相位調制器以及光網絡元件的制作方法
技術領域：
本發明涉及頻率高于10GHz的相位調制器。確切地說，本發明涉及包括異或門和觸發器的移相二進制傳輸編碼器。
背景技術：
光網絡面臨不斷增長的帶寬需求和不斷減小的光纖可用性。基于傳輸網中出現的光層，光網絡能夠提供更多的容量，并降低成本。
與使用任何新技術一樣，許多問題也隨光網絡的使用而出現。更高的頻譜密度要求已調制信號頻譜變窄，以便為濾波留下空間。因此，對將好的傳輸特性和更高頻譜效率相結合的新的調制格式進行了研究。所謂的移相二進制傳輸(PSBT)基于振幅調制和相位調制的結合，對色散的容限加倍，并且使得單個信道的頻譜寬度減半。
PBST的實現要求有快的相位調制器。作為相位調制器的輸入，移相二進制傳輸(PSBT)模式下編碼的信號是必要的。
為了實現這種調制，需要對二進制信號進行編碼的快速電路。相位調制或相移鍵控是頻率和振幅都保持恒定的調制方式。但是，信號的相位發生了變化，用來表示邏輯0和1。
本發明所實現的編碼原理在圖1中示出。所示出的時序圖說明了這種編碼方法。二進制數據流In-Th必須編碼成二進制輸出數據流Out-Th。只要輸入流為邏輯1時，輸出流就必須改變其邏輯值。該圖示出了對比特序列0100110的編碼。豎直的虛線表示了輸入比特的時長。“1”將輸出值從1變成0或者從0變成1。
圖2示出了移相二進制傳輸編碼的兩種現有技術電路。通常采用帶有反饋的異或門XOR。這種反饋信號延遲正好一個比特長度。這種延遲或者由時延元件ΔT完成，或者由以與比特率相應的頻率為時鐘的觸發器FF1完成。
包括時延元件ΔT的電路說明了編碼原理。因為技術延遲的變化，這種電路不適用于單芯片方案。為了離散地實現編碼，當比特率很高時，必須對這種延遲進行精確地調整。
包括兩個觸發器FF1和FF2的電路是單邊觸發D觸發器，它利用時鐘信號Clk的上升邊沿準確地提取輸入信號。因為異或門XOR的延遲，上觸發器FF1的第二輸入在上升邊沿時間內無法得到；存儲先前的結果OUT_FF。這帶來一個比特時長的延遲。
所用的單邊觸發D觸發器FF1和FF2在圖3的現有技術中詳細示出。左上角以符號表示的輸入D和C以及輸出Q利用邏輯門進行分解。
面對實現快速移相二進制傳輸的問題，使用現有技術的電路面臨或者太不精確或者太慢的問題。反饋的延遲非常短，因而必須非常精確。延遲元件因為技術變化而不精確，觸發器則太慢。
發明內容
為了確保移相二進制傳輸編碼器的使用，輸入信號也需要通過透明D觸發器讀入。最大可編碼比特率受限于異或門的延遲。透明D觸發器的讀入脈沖存在于輸入信號的一個比特中，并且比異或門中的延遲更短。本發明的基本思想是采用透明D觸發器來取代單邊觸發D觸發器。在例如圖5和6中示出的透明D觸發器是簡單觸發器，具有如下特性當虛線下方的輸入——輸入C為0時，保持輸出Q，當時鐘輸入C是1時，立即發送虛線上方輸入D的變化。
在現有技術圖5和6中示出的單邊觸發D觸發器的延遲比簡單透明D觸發器的延遲要大，這是因為單邊觸發D觸發器的電路深度比透明D觸發器的電路深度要大。因此，采用透明D觸發器代替更為復雜的單邊觸發D觸發器的電路的最大比特率要大。
現有技術圖5示出了按照圖3的透明D觸發器的符號和電路組成。現有技術圖6示出了相應的透明D觸發器的技術實現。
本發明的基本思想是采用透明D觸發器來取代單邊觸發D觸發器。在例如圖5和6中示出的透明D觸發器是簡單觸發器，具有如下特性當虛線下方的輸入——輸入C為0時，保持輸出Q，當時鐘輸入C是1時，立即發送虛線上方輸入D的變化。
本發明提供了一種具有數據輸入和數據輸出的移相二進制傳輸編碼器，其中移相二進制傳輸編碼器包括一個異或門，該異或門具有兩個輸入和一個輸出，異或門的輸出是移相二進制傳輸編碼器的輸出，其中異或門的一個輸入通過第一觸發器連接到該輸出，異或門的另一輸入通過第二觸發器連接到數據輸入，這兩個觸發器都連接著時鐘輸入，其中觸發器是透明D觸發器。
此外，本發明提供了一種包含移相二進制傳輸編碼器的相位調制器，以及包括這種相位調制器以進行變相二進制傳輸的光網元件。
因此，本發明的一個目的和優點是對高比特率，例如大于10Gbit/s比特率的信號進行編碼。對應于這種比特率的時鐘信號必須具有40Gbbit/s，也就是40GHz。
本發明的另一優點是延遲與比特率無關，也就是說電路在大頻率范圍內工作。
通過參考附圖和隨后的描述，對本領域的普通技術人員而言，本發明的這些目的和優點，以及其它目的和優點將會更加明顯。
圖1是采用移相二進制傳輸對信號進行編碼的示意圖。
圖2是現有技術中電路的概圖。
圖3是現有技術的單邊觸發D觸發器的電路概圖。
圖4是按照本發明的電路的示意圖。
圖5是現有技術中透明D觸發器電路的概圖。
圖6是現有技術中透明D觸發器的技術實現的電路的概圖。
圖7是說明了按照本發明的電路的功能的時序圖的示意圖。
具體實施例方式
本領域的普通技術人員會意識到，下面有關本發明的描述僅僅是說明性的，在任何方面都不應構成限制。本發明的其它實施方式將通過對其公開的研究，向這些技術人員容易地介紹它們自身。
圖4示出了按照本發明的電路。該電路包括一個異或門XOR和兩個透明D觸發器，上透明D觸發器L 和下透明D觸發器L2。該電路有一個輸入In、一個時鐘輸入Clk和一個輸出Out。
時鐘輸入Clk連接到透明D觸發器L1和L2的透明D觸發時鐘輸入C。輸入In連接著下透明D觸發器L2的輸入D。下透明D觸發器L2具有下透明D觸發器輸出B。輸出Out連接著上透明D觸發器L2的輸入D。上透明D觸發器具有上透明D觸發器輸出A。透明D觸發器輸出A和B都連接著異或門XOR。異或門XOR的輸出是電路的輸出Out。
圖7示出了圖4所示電路的時間坐標圖。輸入信號值是In，時鐘Clk，中間透明D觸發器輸出，下透明D觸發器輸出A和下透明D觸發器輸出B和輸出Out。x軸T上有5個點；第一時間點t1，第二時間點t2，第三時間點t3，第四時間點t4和第五時間點t5。
對應于邏輯值0和1的信號值在該圖的y軸上示出。該圖示出了比特序列0100110的編碼方法。豎直虛線說明了觸發時間點。
在第一時間點t1上，輸入信號In是1，透明D觸發器的狀態是使得下透明D觸發器輸出B和上透明D觸發器輸出A是1的狀態。因為時鐘Clk是0，所以透明D觸發器輸出A和B以及輸出Out都不變。當時鐘Clk在透明D觸發器的時延，即第一延遲d1后的第二時間點t2變為1時，下透明D觸發器的輸出值B是1。由于上透明D觸發器L1的輸入值Out沒有變化，所以上透明D觸發器輸出A保持為0。在第三時間點t3，時鐘Clk降為0，確保透明D觸發器的輸出穩定；上透明D觸發器輸出A為0，下透明D觸發器輸出為1。然后，在門時延即第二延遲d2后，異或門在輸出端Out產生1。
在第四時間點t4，輸入In降為0，這對輸出Out沒有影響，因為透明D觸發器狀態保持不變。在第五時間點t5發生的時鐘Clk的影響是透明D觸發器的輸入被發送到透明D觸發器的輸出上，也就是在與第一延遲d1相同的短時延之后，下透明D觸發器輸出B降為0，上透明D觸發器輸出A上升為1。異或門XOR的這兩個輸入的變化對結果沒有影響，因此，在由時鐘值0保證的最后標記的時間點t6的穩定輸入之后，并且在對應于第二延遲d2的時延之后，輸出Out仍然為1。
為了確保功能正確，當時鐘Clk為1時，時長Δtp應當小于異或門XOR的延遲d2。此外，優選地將時鐘脈沖放在比特時間間隔Δtb中，如圖4所示。
盡管這里說明性地描述和圖解了本發明的優選實施方式和應用，然而在本發明的概念、范圍和構思內仍然可能會有許多變化和改進，在研究了本申請之后，這些變化對本領域的技術人員而言是顯然的。
盡管本發明原本為光傳輸設計，并且由集成電路實現，但本發明可以用于任何類型的信號編碼。例如，可用于通過以級聯方式再次使用本發明，而將多個移相二進制傳輸和相位延遲相結合。
權利要求
1.一種具有數據輸入和數據輸出的移相二進制傳輸編碼器，其中移相二進制傳輸編碼器包括一個異或門，該異或門具有兩個輸入和一個輸出，異或門的輸出是移相二進制傳輸編碼器的輸出，其中異或門的一個輸入通過第一觸發器連接到該輸出，異或門的另一輸入通過第二觸發器連接到數據輸入，這兩個觸發器都連接著時鐘輸入，其中觸發器是透明D觸發器。
2.一種包含按照權利要求1的移相二進制傳輸編碼器的相位調制器。
3.一種包括按照權利要求2的相位調制器以進行變相二進制傳輸的光網元件。
全文摘要
本發明涉及一種具有數據輸入和數據輸出的移相二進制傳輸編碼器，其中移相二進制傳輸編碼器包括一個異或門，該異或門具有兩個輸入和一個輸出，異或門的輸出是移相二進制傳輸編碼器的輸出，其中異或門的一個輸入通過第一觸發器連接到該輸出，異或門的另一輸入通過第二觸發器連接到數據輸入，這兩個觸發器都連接著時鐘輸入，其中觸發器是透明D觸發器。
文檔編號H04B10/50GK1497855SQ20031010059
公開日2004年5月19日 申請日期2003年10月20日 優先權日2002年10月21日
發明者漢斯·約阿希姆·賴歇爾特, 漢斯 約阿希姆 賴歇爾特 申請人:阿爾卡特公司