專利名稱：寬帶碼分多址主同步信道用匹配濾波器的制作方法
技術領域：
本實用新型涉及一種碼分多址主同步信道的接收處理裝置，具體的說，是關于產生寬帶碼分多址的時隙同步的主同步信道用匹配濾波器。
目前采用的定時隙同步匹配濾波器如圖3所示，對寬帶碼分多址主同步碼，當M＝256、N＝2時，所需的寄存器數為8192個，可見該傳統的定時隙匹配濾波器存在占用很大的邏輯資源或芯片面積的缺陷。
本實用新型的技術方案是一種寬帶碼分多址主同步信道用匹配濾波器，包括求模電路，前接于該求模電路并依次以電路相連接的一級匹配電路、二級匹配電路，所述的一級匹配電路包括16*N個X寬的寄存器，而二級匹配電路包括15個16*N長Y寬的先進先出(FIFO)電路實現(X、Y表示寄存器的比特數)。由于現場可編程門陣列(FPGA)芯片面積主要由寄存器的多少決定，因此，采用本方法將大大減少芯片的使用面積。
由此可見，本實用新型的顯著效果是把傳統需用256*N個移位寄存器的匹配濾波器的硬件大量轉化成FIFO來實現，在達到相同的時隙同步提取的同時，可減少FPGA芯片的邏輯資源，或減少ASIC芯片的面積。如當M＝256、N＝2時，所需的寄存器僅為16*2*8＝256個。
圖2、主同步信道匹配濾波在定SLOT同步中的應用。
圖3、傳統的主同步信道信號捕獲用匹配濾波器。
圖4、本實用新型的主同步信道信號的匹配濾波器的原理電路圖。
a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>由主同步碼的生成原理，主同步碼是一個256長的碼，它被影射到每時隙頭的256碼片發射，來表示每時隙的起點。進一步分析可看出，要對主同步信道信號匹配，可先用a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>對信號匹配，對匹配后的結果，再用<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>做一次匹配，這等效于用整個主同步碼來匹配輸入信號。通過這樣的變化來實現匹配濾波的原理電路如圖4所示該匹配濾波器包括求模電路3及前接于該求模電路3并依次以電路相連接的一級匹配電路1、二級匹配電路2。
所述的一級匹配電路1包括接收I路基帶信號的16*N個X寬寄存器14(N根據所需的搜索精度確定，N為整數，X為2的冪次方)；接收Q路基帶信號的16*N個X寬寄存器15；16位的一級本地碼11，其中一級本地碼11的每一位數對應N個寄存器；分別對應連接寄存器14的輸出端與一級本地碼11的輸出端的16*N個乘法器12，其中一級本地碼11的每一位數對應N個乘法器12；分別對應連接寄存器15的輸出端與一級本地碼11的輸出端的16*N個乘法器16，其中一級本地碼11的每一位數對應N個乘法器16；與16*N個乘法器12的輸出端均相連的加法器13；與16*N個乘法器16的輸出端均相連的加法器17。
所述的二級匹配電路2包括與加法器13的輸出端依次電路相連接的15個16*N長Y寬的先進先出存儲器(FIFO)21；與加法器17的輸出端依次電路相連接的15個16*N長Y寬的先進先出存儲器22，一般Y比X大，在性能與硬件量之間折中，Y可取2的冪次方；16位的二級本地碼23；分別依次對應連接二級本地碼23輸出端與存儲器21輸出端的16個乘法器24，所述的第一個乘法器24與加法器13的輸出端及第一位二級本地碼23的輸出端相連；分別依次對應連接二級本地碼23的輸出端與存儲器22的輸出端的16個乘法器25，所述的第一個乘法器25與加法器17的輸出端及第一位二級本地碼23的輸出端相連；與16個乘法器24的輸出端均相連的加法器26；與16個乘法器25的輸出端均相連的加法器27。
首先，數字化同步與正交(I、Q)基帶信號以采樣時鐘速率為數倍碼片(1/N碼片)速率進入一級匹配電路1中的16*N個移位寄存器14、15，所述的一級本地碼為<111111-1-11-11-11-1-1>，其中一級本地碼的每一位數對應N個X比特寬寄存器，并且每一位對應移位寄存器的相鄰N個寄存器的輸出作乘運算，把所有的運算結果相加，以采樣時鐘速率將結果送入二級匹配電路2。由于一級匹配電路的匹配濾波輸出是16*N個采樣時鐘速率為一周期，在與二級本地碼23的匹配時，相鄰碼元對信號的運算要隔16*N個采樣時鐘速率，為了保證采樣時鐘速率的滑動匹配，在每一位的運算間用一個16*N長的FIFO，共15個，所述的第二級本地碼由<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>映射成<1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1>。從而完成與傳統的匹配濾波器相同功能的時隙同步提取。
如當N＝2、X＝8時、所述的一級匹配電路1中的8位寄存器14為32個；8位寄存器15為32個；一級本地碼11的每一位數對應2個寄存器；乘法器12為32個，其中一級本地碼11的每一位數對應2個乘法器12；乘法器16為32個，其中一級本地碼11的每一位數對應2個乘法器16；所述的二級匹配電路2中的先進先出存儲器(FIFO)為32字節長，16字節寬；
權利要求1.一種寬帶碼分多址主同步信道用匹配濾波器，包括求模電路(3)，其特征在于，該匹配濾波器還包括，前接于該求模電路(3)并依次以電路相連接的一級匹配電路(1)、二級匹配電路(2)所述的一級匹配電路1包括接收I路基帶信號的16*N個X寬寄存器(14)；接收Q路基帶信號的16*N個X寬寄存器(15)；16位的一級本地碼(11)，其中一級本地碼(11)的每一位數對應N個寄存器；分別對應連接寄存器(14)的輸出端與一級本地碼(11)的輸出端的16*N個乘法器(12)，其中一級本地碼(11)的每一位數對應N個乘法器(12)；分別對應連接寄存器(15)的輸出端與一級本地碼(11)的輸出端的16*N個乘法器(16)，其中一級本地碼(11)的每一位數對應N個乘法器(16)；與16*N個乘法器(12)的輸出端均相連的加法器(13)；與16*N個乘法器(16)的輸出端均相連的加法器(17)。所述的二級匹配電路(2)包括與加法器(13)的輸出端依次電路相連接的(15)個16*N長Y寬的先進先出存儲器(21)；與加法器(17)的輸出端依次電路相連接的15個16*N長Y寬的先進先出存儲器(22)；16位的二級本地碼(23)；分別依次對應連接二級本地碼(23)輸出端與存儲器(21)輸出端的16個乘法器(24)，所述的第一個乘法器(24)與加法器(13)的輸出端及第一位二級本地碼(23)的輸出端相連；分別依次對應連接二級本地碼(23)的輸出端與存儲器(22)的輸出端的16個乘法器(25)，所述的第一個乘法器(25)與加法器(17)的輸出端及第一位二級本地碼(23)的輸出端相連；與16個乘法器(24)的輸出端均相連的加法器(26)；與16個乘法器(25)的輸出端均相連的加法器(27)。
2.根據權利要求1所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的一級本地碼(11)為<111111-1-11-11-11-1-1>。
3.根據權利要求2所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的第二級本地碼(23)由<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>映射成<1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1>。
4.根據權利要求1或3所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的N為整數。
5.根據權利要求4所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的N為2。
6.根據權利要求1所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的X為2的冪次方。
7.根據權利要求1或6所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的Y比X大，Y也為2的冪次方。
專利摘要一種寬帶碼分多址主同步信道用匹配濾波器，包括求模電路(3)，該匹配濾波器還包括，前接于該求模電路(3)并依次以電路相連接的一級匹配電路(1)、二級匹配電路(2)所述的一級匹配電路(1)包括16＊N個X寬的寄存器，而二級匹配電路(2)包括15個16＊N長Y寬的先進先出存儲器，X、Y表示寄存器的比特數。由于現場可編程門陣列(FPGA)芯片面積主要由寄存器的多少決定，因此，采用本方法將大大減少芯片的使用面積。把傳統需用256＊N個移位寄存器的匹配濾波器的硬件大量轉化成FIFO來實現，在達到相同的時隙同步提取的同時，可減少FPGA芯片的邏輯資源，或減少ASIC芯片的面積。
文檔編號H04J13/00GK2561170SQ0226646
公開日2003年7月16日 申請日期2002年8月21日 優先權日2002年8月21日
發明者李科祥 申請人:上海華龍信息技術開發中心