專利名稱：突發解擴解調及空間顯分集/隱分集合并裝置的制作方法
技術領域：
本實用新型涉及通信領域中的一種突發解擴解調及空間顯分集/隱分集合并裝置，特別適用全數字方式進行解擴解調的通信系統中作空間顯分集/隱分集合并裝置。
背景技術：
目前，全數字解擴方法主要有兩種，即數字相關器法和數字匹配濾波器法。前者主要用于擴頻比較大的情況，使用起來比較靈活，其缺點是同步時間長；后者用于擴頻比較小的情況(一般不大于256kbps)，其突出的特點是可以在一個信息碼元內實現快速同步，但它設計方法非常占用硬件或軟件資源，一般均采用現成的市售商用集成芯片進行設計，如采用INTEL公司的STEL2000芯片，但對于要實現兩路突發解擴解調以及空間顯分集/隱分集合并的通信系統中，無法采用現成的商用芯片制作，因現成商用芯片無分集合并功能，也無法從芯片的信號流程中將解擴之后、解調之前的信號引進或引出處理，必須采用多片商用芯片制作，但是線路極其復雜，可配置性不好，成本價格昂貴，功能不全，普及推廣應用受到很大的限制。
發明內容
本實用新型的目的在于避免上述背景技術中的不足之處而提供一種集成化程度極高的用一片可編程器芯片制作的突發解擴解調及空間顯分集/隱分集裝置，并且本實用新型還具有器件使用量少，線路布局簡單，體積小，成本低，配置方便，調制簡單，功能擴展及使用靈活等特點。
本實用新型的目的是這樣實現的它由A/D變換器1-1、1-2、正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延時解調器6-1、6-2、信號合并器7、梳狀濾波器8、帶通濾波器9、門限比較碼鐘恢復器10、積分淬熄器11、門限判決器12、時鐘源13、電源14組成，其中外接中頻入端口A、B分別依次串接A/D變換器1-1、1-2、正交下變頻器2-1、2-2，降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調器6-1、6-2后與信號合并器7入端口1、2腳連接，信號合并器7出端口3腳分別與梳狀濾波器8、積分淬熄器11各入端1腳并接，梳狀濾波器8出端口2腳依次串接帶通濾波器9、門限比較碼鐘恢復器10后與出端口C連接，門限比較碼鐘恢復器10出端口3腳與積分淬熄器11入端口3腳連接，積分淬熄器11出端口2腳串接門限判決器12后與出端口C連接，時鐘源13出端口E與各部件相應本振源端并接，電源14出端口+V電壓端與各部件相應電源端并接。
本實用新型的目的還可以通過以下措施達到本實用新型正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調器6-1、6-2、信號合并器7、梳狀濾波器8、帶通濾波器9、門限比較碼鐘恢復器10、積分淬熄器11、門限判決器12由FPGA可編程器15、閃速存儲器16、17組成，其中正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調器6-1、6-2、信號合并器7、梳狀濾波器8、帶通濾波器9、門限比較碼鐘恢復器10、積分淬熄器11、門限判決器12各電路集成在一塊FPGA可編程器15內，FPGA可編程器15入端11、12腳分別與A/D變換器1-1、1-2各出端口連接、入端23腳與閃速存儲器16出端11腳連接、入端24腳與時鐘源13出端口E連接、出端35、36腳分別與出端口C、D連接、入端7腳與電源14出端+V電壓端連接、入端8腳接地端；閃速存儲器17出端11腳與閃速存儲器16入端12腳連接，閃速存儲器16、17各入端7腳與電源14出端+V電壓端并接，各入端8腳與地端并接。
本實用新型相比背景技術有如下優點1.本實用新型所有電路功能的實現僅用一片FPGA可編程器15集成芯片制作，因此具有器件使用量少，線路布局簡單，體積小，成本低等特點。
2.本實用新型FPGA可編程器15電路功能由閃速存儲器16、17進行配置，因此具有配置方便，可靈活設置各種參數，調試簡單，性能穩定可靠。
3.本實用新型可自主設計FPGA可編程器15的功能，因此有利于功能擴展，使用靈活，能極大的滿足各種通信場合的使用需求。
圖1是本實用新型原理方框圖。
圖2是本實用新型圖1實施例的電原理圖。
具體實施方式
參照圖1、圖2，本實用新型由A/D變換器1-1、1-2、正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延時解調器6-1、6-2分別構成兩路中頻信號處理通道，對從輸入端口A、B輸入外接接收機的兩路70MHz中頻信號進行解擴解調及顯分集處理，對兩路通道處理后的信號輸入信號合并器7、梳狀濾波器8、帶通濾波器9、門限比較碼鐘恢復器、積分淬熄器11、門限判決器12進行隱分集及輸出信號。本實用新型實施例把正交下變頻器2-1、2-2、降采樣濾波器3-1、3-3、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調器6-1、6-2、信號合并器7、梳狀濾波器8、帶通濾波器9、門限比較碼鐘恢復器10、積分淬熄器11、門限判決器12所有各電路集成在一塊FPGA可編程器15中，采用一塊FPGA可編程器15集成芯片制作，同時采用二塊閃速存儲器16、17對FPGA可編程器15進行配置及編程處理。實施例FPGA可編程器15采用市售一片EP20K200E型可編程集成芯片制作，閃速存儲器16、17各采用市售一片EPC2LI20型FLASH公司生產的ROM存儲器制作。本實用新型由時鐘源13提供A/D變換器1-1、1-2和FPGA可編程器15的工作時鐘信號，工作時鐘源為40MHz，實施例時鐘源13采用市售10MHz的集成VCXO壓控晶體振蕩器制作。
本實用新型工作原理如下外接接收機輸入的兩路70MHz中頻信號，由入端口A、B分別輸入兩路A/D變換器1-1、1-2，經A/D變換器1中頻采樣后，把模擬信號變換成數字采樣信號輸入正交下變頻器2，實施例A/D變換器1采用市售AD9059型A/D變換集成芯片制作。中頻數字采樣信號在正交下變頻器2中完成中頻信號—零中頻信號的變換，變換后的零中頻信號為復信號，分為I、Q兩路輸出。
從正交下變頻器2輸出的信號送入降采樣濾波器3。降采樣濾波器3有兩個功能一是濾除正交下變頻器2變換時產生的除零中頻以外的組合頻率；二是將零中頻信號的采樣速率降至每碼片兩個采樣點(2s/chip)，然后輸入波形匹配濾波器4波形匹配濾波器4將輸入信號進一步濾波，濾除擴頻信號的帶外噪聲。該濾波器與發端的發送濾波器組合為耐奎斯特濾波器特性，滾降系數可選擇，缺省設置為0.5。
波形匹配濾波器4輸出信號至PN碼匹配濾波器5，在這里接收信號與本地的一組PN碼(與發端共軛匹配的PN碼)進行并行相關運算，完成信號快速解擴功能。對PN碼匹配濾波器5的設計，充分利用了FPGA速度快的特點，采用時分復用結構，使得一個碼片匹配濾波器可以同時對兩路輸入信號進行相關運算，極大地節約了FPGA硬件資源。
解擴后的信號送入PSK延遲解調器6，進行延遲解調處理將當前的輸入信號與延遲一個碼元時間后的輸入信號進行復乘法運算，完成信號快速解調功能。
兩個通道的延遲解調器6-1、6-2輸出信號先送入信號合并器7進行信號合并，實現對信號的顯分集功能。
由于解調后的信號中含有碼元時鐘成分，若將其通過一個窄帶濾波器，則可以提取出時鐘分量。因此，信號合并器7輸出的信號輸入梳狀濾波器8及帶通濾波器9組合成的一個窄帶濾波器組中，梳狀濾波器8用來從合并的信號中提取碼元時鐘成分；帶通濾波器9則是用來消除梳狀濾波器8中殘留的直流成分，得到理想的正弦波形。
該正弦波送入門限比較碼鐘恢復器10進行門限判決，輸出為方波形式。此方波經過相位調整，既可以作為碼元時鐘信號輸出，由出端C輸出，又可以作為積分淬熄器的淬熄使能信號。
從信號合并器7輸出的信號在淬熄使能信號的控制下在積分淬熄器11中進行積分淬熄。積分淬熄的窗口長度可控，其原則是要保證將解擴解調得到的相關峰主峰以及由于多徑效應而產生的副峰—并進入積分淬熄的窗口中，以充分達到隱分集效果，實現隱分集功能。
信號經過積分淬熄后，輸入門限判決器12再經過門限判決，得到解調后的TTL電平的碼元信號，由出端D輸出。實現本實用新型解擴解調、顯分集/隱分集合并功能。
本實用新型電源14提供各級部件工作電壓，實施例采用通用的集成穩壓電源線路自制而成，其輸出+V端電壓為+3.3電壓。
本實用新型安裝結構如下把本實用新型圖1、圖2中所有電路部件安裝在一塊尺寸大小長×寬為250×180毫米的印制板上，然后把印制板安裝在一個長×寬×高為258×211×28毫米屏蔽盒插件內，屏蔽盒插件組裝在接收機框內，屏蔽盒插件的前面板上安裝中頻信號輸入端口A、B的兩個電纜插座及碼元時鐘、碼元信號的輸出端口C、D的兩個電纜插座，后面板上安裝電源入端插座，組裝成本實用新型。
權利要求1.一種由A/D變換器(1-1)、(1-2)、時鐘源(13)、電源(14)組成的突發解擴解調及空間顯分集/隱分集合并裝置，其特征在于還有正交下變頻器(2-1)、(2-2)、降采樣濾波器(3-1)、(3-2)、波形匹配濾波器(4-1)、(4-1)、PN碼匹配濾波器(5-1)、(5-2)、延遲解調器(6-1)、(6-2)、信號合并器(7)、梳狀濾波器(8)、帶通濾波器(9)、門限比較碼鐘恢復器(10)、積分淬熄器(11)、門限判決器(12)組成，其中外接中頻入端口A、B分別依次串接A/D變換器(1-1)、(1-2)、正交下變頻器(2-1)、(2-2)，降采樣濾波器(3-1)、(3-2)、波形匹配濾波器(4-1)、(4-2)、PN碼匹配濾波器(5-1)、(5-2)、延遲解調器(6-1)、(6-2)后與信號合并器(7)入端口1、2腳連接，信號合并器(7)出端口3腳分別與梳狀濾波器(8)、積分淬熄器(11)各入端1腳并接，梳狀濾波器(8)出端口2腳依次串接帶通濾波器(9)、門限比較碼鐘恢復器(10)后與出端口C連接，門限比較碼鐘恢復器(10)出端口3腳與積分淬熄器(11)入端口3腳連接，積分淬熄器(11)出端口2腳串接門限判決器(12)后與出端口C連接，時鐘源(13)出端口E與各部件相應本振源端并接，電源(14)出端口+V電壓端與各部件相應電源端并接。
2.根據權利要求1所述的突發解擴解調及空間顯分集/隱分集合并裝置，其特征在于正交下變頻器(2-1)、(2-2)、降采樣濾波器(3-1)(3-2)、波形匹配濾波器(4-1)、(4-2)、PN碼匹配濾波器(5-1)(5-2)、延遲解調器(6-1)、(6-2)、信號合并器(7)、梳狀濾波器(8)、帶通濾波器(9)、門限比較碼鐘恢復器(10)、積分淬熄器(11)、門限判決器(12)由FPGA可編程器(15)、閃速存儲器(16)、(17)組成，其中正交下變頻器(2-1)、(2-2)、降采樣濾波器(3-1)、(3-2)、波形匹配濾波器(4-1)、(4-2)、PN碼匹配濾波器(5-1)、(5-2)、延遲解調器(6-1)、(6-2)、信號合并器(7)、梳狀濾波器(8)、帶通濾波器(9)、門限比較碼鐘恢復器(10)、積分淬熄器(11)、門限判決器(12)各電路集成在一塊FPGA可編程器(15)內，FPGA可編程器(15)入端11、12腳分別與A/D變換器(1-1)、(1-2)各出端口連接、入端23腳與閃速存儲器(16)出端11腳連接、入端24腳與時鐘源(13)出端口E連接、出端35、36腳分別與出端口C、D連接、入端7腳與電源(14)出端+V電壓端連接、入端8腳接地端；閃速存儲器(17)出端11腳與閃速存儲器(16)入端12腳連接，閃速存儲器(16)、(17)各入端7腳與電源(14)出端+V電壓端并接，各入端8腳與地端并接。
專利摘要本實用新型公開了一種突發解擴解調及空間顯分集/隱分集合并裝置，它涉及通信領域中對信號解擴解調及顯隱分集處理的技術。它有A/D變換器、FPGA可編程器、網速存儲器、時鐘源、電源等部件組成。它采用閃速存儲器完成對FPGA可編程器的配置，由一片FPGA可編程器完成對輸入中頻信號的一系列解擴、解調及顯分集/隱分集處理功能。本實用新型具有器件使用量少，線路布局簡單，調試簡單、各種參數、功能設置靈活方便、體積小、成本低，性能穩定可靠，便于批量生產，能滿足各種通信場合解擴解調、顯隱分集合并的應用需求。
文檔編號H04B7/02GK2533617SQ0220342
公開日2003年1月29日 申請日期2002年2月6日 優先權日2002年2月6日
發明者王方, 王東 申請人:信息產業部電子第五十四研究所