專利名稱：一種實現SPI4 PhaseⅡ總線支持多路物理設備的裝置的制作方法
技術領域：
本發明涉及一種標準總線的應用技術，特別涉及一種實現SPI4 Phase II總線支持多路物理設備的裝置。
背景技術：
SPI4 Phase II總線是一種光線互聯網絡論壇(Optical InternetworkingForum，OIF)制定并推薦的用于通信領域高速數據傳遞的標準總線。SPI4 PhaseII總線適用于通信系統中的數據鏈路層設備(Link Layer Device)和物理層設備(PHY Device)之間的數據傳送，吞吐率滿足OC-192c速率，即10Gbps速率的數據流傳送要求。SPI4 Phase II總線主要有以下幾個特點A、接口總線電平使用低壓差分電平(LVDS)輸入/輸出(I/O)，收發方向各自16位(bit)總線接口，但由于是差分信號，實際信號數量應為收發方向各32根；B、總線最低時鐘頻率311Mhz，16對LVDS差分數據線可以提供不小于9.952Gbps的數據傳輸速率；C、帶內數據傳送控制信號，帶外反壓流控信號；D、點到點數據傳送方式，只能作為一個整體工作，不能分成多個獨立的低速總線。即只支持一個物理設備。但卻可支持一個物理設備中最多256個物理子端口的能力。
SPI4 Phase II總線的應用參見圖1，圖1為SPI4 Phase II總線應用模型的示意圖，如圖1所示，SPI4 Phase II總線1只能將一個鏈路層設備101連接到一個物理層設備102上。
隨著今后通信市場對OC-192c、千兆以太網(10GE)以及其他更高速率端口的需求不斷增長，SPI4 Phase II總線技術將會得到廣泛應用。SPI4Phase II能夠滿足大部分應用場合，但在單個10Gbps通道支持多個不同種類混合低速端口時會面臨較大困難。
目前，常用的低速總線如POS-PHY Level 3總線、SPI3總線等，這兩種總線標準，總線吞吐率滿足OC-48c即2.5Gbps應用。不能與吞吐率滿足OC-192c即10Gbps速率的SPI4 Phase II總線實現互通。其中，POS-PHY Level 3總線用于點對點的高速數據傳遞，例如鏈路層和物理層芯片之間的對接。SPI3是國際標準組織OIF在POS-PHY Level 3的基礎上制定的總線標準，內容和POS-PHYLevel 3幾乎相同。一般無特別說明，SPI3和POS-PHY Level 3就是指同一總線。
POS-PHY Level 3總線標準用于實現光網絡(SONET/SDH)物理層與鏈路層設備之間的互連，可支持多種上層協議，如高級數據鏈路控制協議(HDLC)，點對點協議(PPP)等。POS-PHY Level 3接口總線標準采用帶外信號傳輸包頭(SOP)，包尾(EOP)，當前傳輸出錯(ERR)等，采用帶內信號傳送邏輯子端口號。數據位寬可采用8Bit或32Bit。最大工作時鐘頻率100Mhz。最高數據率可達2.4G。當數據位寬采用32Bit時，參見圖2，圖2為POS-PHY Level 3系統參考模型示意圖如圖2所示，鏈路層設備201通過POS-PHY Level 3總線2與多通道物理設備202相連，多通道物理設備202連接了四個光收發器203。
目前，SPI4 Phase II總線技術，不能實現單個10Gbps通道支持多個不同種類混合低速端口，且沒有成熟的解決SPI4 Phase II支持多個物理子設備的解決方案，只能使用SPI4 Phase II總線支持單一物理設備中的多個邏輯子端口，這樣由于不能提供同時支持多個種類不同的物理芯片，限制了SPI4 Phase II總線的應用范圍。
發明內容
有鑒于此，本發明的目的在于提供一種實現SPI4 Phase II總線支持多路物理設備的裝置，使得SPI4 Phase II總線能夠支持多路物理設備，擴展SPI4 Phase II總線的應用范圍。
為達到上述目的，本發明的技術方案具體是這樣實現的一種實現SPI4 Phase II總線支持多路物理設備的裝置，該裝置包含低速總線接口模塊，包含一個以上低速總線輸入接口、一個以上低速總線輸出接口，該模塊用于連接一路以上的物理設備；低速總線輸入接口接收每路物理設備發送的2.5Gbps總線數據，發送給上行數據映射模塊；SPI3總線輸出接口接收下行數據映射模塊發送的數據，經由一路以上的2.5Gbps總線發送到與該2.5Gbps總線相連的物理設備上；SPI4 Phase II接口模塊，包含一個以上邏輯子端口，該模塊用于接收上行數據映射模塊發送的數據，并根據邏輯子端口號將數據發送到SPI4 Phase II總線上，或接收SPI4 Phase II總線數據，并通過邏輯子端口發送給下行數據映射模塊；上行數據映射模塊，其用于接收低速總線輸入接口發送的數據，并根據物理設備號和低速總線輸入接口號將數據一一映射到SPI4 Phase II接口模塊的邏輯子端口上；下行數據映射模塊，其用于接收SPI4接口模塊發送的數據，并根據邏輯子端口號將數據一一映射到固定對應的低速總線輸出接口上；配置總線接口模塊，其用于配置和控制SPI4 Phase II接口模塊、上行數據映射模塊并讀取低速總線接口模塊的狀態。
其中，低速總線接口模塊可以進一步包含數據轉換單元，其將從2.5Gbps總線接收的32位寬數據轉換為64位寬，并與相應的控制信號組合成位寬為70位的數據，送入上行數據映射模塊，同時將每個低速總線輸入接口的地址信號合在一起送入配置總線接口模塊；或從下行數據映射模塊讀取的數據中提取出64位的數據凈荷、相應的控制信號及地址信號，將相應控制信號與數據信號轉換為符合32位寬的標準2.5Gbps總線數據，輸出到相應低速總線輸出接口。
上行數據映射模塊可以進一步包含第一功能單元，其從低速總線輸入接口接收70位寬的數據，從配置總線接口模塊接收地址信號，并根據地址信號將70位數據送入相對應的同步先入先出緩存；一個以上同步先入先出緩存，其將功能單元一發送的數據暫存后，發送給第二功能單元；第二功能單元，其根據同時從每個同步先入先出緩存中讀出的第一個數據，和每個同步先入先出緩存的狀態信息，選擇出能夠向外送數據的同步先入先出緩存，當一個以上的同步先入先出緩存能夠發送數據時，將地址最低的數據發送給異步先入先出緩存；一個以上異步先入先出緩存，其將第二功能單元發送的數據暫存后，發送給第三功能單元；第三功能單元，其讀取異步先入先出緩存，并將讀出來的數據按SPI4 Phase II總線格式輸出到SPI4 Phase II接口模塊。
同步先入先出緩存的一個可以輸出端向第一功能單元發送流控信息，第一功能單元根據該流控信息停止向同步先入先出緩存發送數據，或繼續向同步先入先出緩存發送數據。
異步先入先出緩存的一個輸出端可以向二第功能單元發送流控信息，第二功能單元根據該流控信息停止向異步先入先出緩存發送數據，或繼續向異步先入先出緩存發送數據。
SPI4 Phase II接口模塊的一個輸出端可以向第三功能單元發送流控信息，第三功能單元根據該信息停止向SPI4 Phase II接口模塊發送數據，或繼續向SPI4 Phase II接口模塊發送數據。
下行數據映射模塊可以進一步包含一個以上異步先入先出緩存，該異步先入先出緩存與低速總線輸出接口一一對應，從SPI4 Phase II接口模塊接收的數據發送到異步先入先出緩存暫存后，再發送到低速總線輸出接口。
SPI4 Phase II接口模塊可以為商用的SPI4 Phase II接口邏輯知識產權模塊(Intellectual Property Core)，也可以是自行開發的SPI4 Phase II接口模塊。
其中的低速總線接口模塊可以是SPI3接口模塊。
另外，該裝置本身可作為可編程邏輯電路或專用集成電路中的可重用設計部件。
由上述的技術方案可見，本發明的這種實現SPI4 Phase II總線支持多路物理設備的裝置，將多路2.5Gbps總線連接的物理設備映射到一個SPI4Phase II總線上，解決了單個10Gbps通道不能支持多個不同種類混合低速端口的問題，實現了SPI4 Phase II總線支持多路物理設備，并擴展了SPI4Phase II總線的應用范圍。
圖1為SPI4 Phase II總線應用模型的示意圖；圖2為POS-PHY Level 3系統參考模型示意圖；圖3為本發明一個實施例的邏輯框圖；圖4為圖3所示實施例中上行數據映射模塊的邏輯框圖；圖5為圖3所示實施例中下行數據映射模塊的邏輯框圖。
具體實施例方式
為使本發明的目的、技術方案和優點更加清楚明白，下面結合實施例和附圖，對本發明進一步詳細說明。
本發明主要關注并解決SPI4 Phase II支持多個低速物理接口的方案，以下以SPI3總線接口作為本發明中需要用到的2.5Gbps接口中的一個實施例進行說明。在實際應用中并不明確要求一定要使用SPI3總線，對于需要使用本發明卻沒有SPI3接口需求的應用，只需要更換相應的接口電路模塊即可實現本發明。
本實施例的實現SPI4 Phase II總線支持多路物理設備的裝置，是利用SPI4 Phase II總線最大支持256個邏輯子端口的特點，將SPI4 Phase II邏輯子端口映射到多個SPI3總線上，從而使SPI4 Phase II總線能夠連接上多個速率為2.5Gbps的SPI3總線上連接的所有物理設備。
考慮到SPI4 Phase II總線在實際應用中往往不需要256個邏輯子端口，由于SPI3總線本身也可以最大支持256個邏輯子端口，為了簡化設計，本發明的一個實施例設計每路SPI3總線物理設備支持四個邏輯子端口，則本實施例的技術方案實現了SPI4 Phase II總線支持四個獨立物理設備，十六個邏輯子端口。
本實施例的結構參見圖3，圖3為本發明一個實施例的邏輯框圖。如圖3所示，本實施例包含了SPI3接口模塊310，其包含了四個SPI3總線輸入接口311和四個SPI3總線輸出接口312、上行數據映射模塊320、下行數據映射模塊350、SPI4 Phase II接口模塊330和配置總線接口(CBI)模塊340。其中，SPI3接口模塊310還包含一個數據轉換單元、SPI4 Phase II接口模塊330還包含十六個邏輯子端口、下行數據映射模塊350還包含四個異步先入先出緩存，圖中未示出。
以下按數據流向對該實施例進行說明。上行是指從四路物理設備到SPI4Phase II總線，下行是指從SPI4 Phase II總線到4路物理設備。參見圖3，其中，該實施例的上行過程為數據從四個物理設備分別輸入到SPI3接口模塊310的4個SPI3總線輸入接口311。在上行過程中，由于SPI3總線采用了工作在32位(bit)寬的接口模式，所以數據轉換單元將32位寬的數據轉換為64位寬，并將相應的控制信號如SOP、EOP、ERR等信號與數據信息合在一起，組成位寬為70位的數據，送入上行數據映射模塊320。同時將每個SPI3接口數據的2位地址信號共8位地址合在一起送入CBI接口模塊340。
上行數據映射模塊320接收SPI3輸入接口311發送的數據，并根據物理設備號和SPI3總線輸入接口號將數據一一映射到SPI4 Phase II接口模塊330的邏輯子端口上也就是SPI4 Phase II總線的邏輯子端口上。
SPI4 Phase II接口模塊330接收上行數據映射模塊320發送的數據，并根據邏輯子端口號將數據發送到SPI4 Phase II總線上。
CBI接口模塊340，在數據上行過程中，接收SPI3接口模塊310發送的8位地址并產生與各SPI3地址對應的SPI4 Phase II邏輯子端口地址信息輸出到上行數據映射模塊320。同時，根據外部系統的命令對SPI4 Phase II輸入接口模塊330進行配置和控制。
其中，上行數據映射模塊330的邏輯結構參見圖4，圖4為圖3所示實施例中上行數據映射模塊的邏輯框圖。如圖4所示，上行數據映射模塊包含三個功能單元401、404和406，還包含十六個同步先入先出緩存(FIFO)403、兩個異步FIFO405。
第一功能單元401，從SPI3接口模塊310接收位寬為70位的數據，從CBI接口模塊340接收地址信號，并根據地址信號將70位數據送入相對應的同步FIFO403；同步FIFO403，將第一功能單元401發送的數據暫存后，發送給第二功能單元404；同步FIFO403進一步根據同步FIFO403的狀態向第一功能單元401發送流控信息，第一功能單元401根據該流控信息停止向同步FIFO403發送數據，或繼續向同步FIFO403發送數據。
第二功能單元404，根據同時從各個同步FIFO403中讀出的第一個數據，和各個同步FIFO403的狀態信息，選擇出那些同步FIFO403能夠向外送數據，當多個的同步FIFO403能夠發送數據時，將地址最低的數據發送給異步FIFO405。
異步FIFO405，將第二功能單元404發送的數據暫存后，發送給第三功能單元406；異步FIFO405進一步根據異步FIFO405的狀態向第二功能單元404發送流控信息，第二功能單元404根據該流控信息停止向異步FIFO405發送數據，或繼續向異步FIFO405發送數據。
第三功能單元405，讀取異步FIFO405，并將讀出來的數據根據地址按SPI4Phase II總線格式輸出到SPI4 Phase II接口模塊中對應的邏輯子端口上。
另外，第三功能單元406可以進一步接收SPI4 Phase II接口模塊發送的流控信息，第三功能單元406根據該信息停止向SPI4 Phase II接口模塊發送數據，或繼續向SPI4 Phase II接口模塊發送數據。
參見圖3，該實施例的下行過程為數據從SPI4 Phase II接口模塊330的各個邏輯子端口輸入到下行數據映射模塊350，下行數據映射模塊350的結構參見圖5，圖5為圖3所示實施例中下行數據映射模塊的邏輯框圖。如圖5所示，下行數據映射模塊350主要包含下行映射單元502和四個異步FIFO501，從SPI4 Phase II接口模塊330接收的數據由下行映射單元502按每個邏輯子端口固定的地址映射關系分別送到四個異步FIFO501，四個異步FIFO501分別一一對應四個SPI3總線輸出接口312，數據從異步FIFO501發送到相應的SPI3總線輸出接口312上。SPI3接口模塊310中的數據轉換單元，在數據下行過程中，從下行數據映射模塊350中讀取的數據中提取出64位的數據凈荷、相應的控制信號如SOP、EOP、ERR及地址信號，根據事先規定的SPI4Phase II接口模塊邏輯子端口與SPI3邏輯子端口映射關系，將相應控制信號與數據信號變為符合位寬為32位的SPI3總線數據的標準格式，輸出到相應SPI3總線輸出接口312。數據從SPI3總線輸出接口312發送到相應的物理設備上。配置總線接口模塊340，在下行過程中，根據外部系統的配置命令配置SPI4 Phase II接口模塊。
上述的SPI4 Phase II接口模塊可以為商用的SPI4 Phase II接口邏輯IP Core，也可以是自行開發的SPI4 Phase II接口模塊。
由上述的實施例可見，本發明的這種實現SPI4 Phase II總線支持多路物理設備的裝置，將多個SPI3總線連接的物理設備映射到一個SPI4 Phase II總線上，解決了單個10Gbps通道不能支持多個不同種類混合低速端口的問題，實現了SPI4 Phase II總線支持多路物理設備，并擴展了SPI4 Phase II總線的應用范圍。
權利要求
1.一種實現SPI4 Phase II總線支持多路物理設備的裝置，其特征在于，該裝置包含低速總線接口模塊，包含一個以上低速總線輸入接口、一個以上低速總線輸出接口，該模塊用于連接一路以上的物理設備；低速總線輸入接口接收每路物理設備發送的2.5Gbps總線數據，發送給上行數據映射模塊；低速總線輸出接口接收下行數據映射模塊發送的數據，經由一路以上的2.5Gbps總線發送到與該2.5Gbps總線相連的物理設備上；SPI4 Phase II接口模塊，包含一個以上邏輯子端口，該模塊用于接收上行數據映射模塊發送的數據，并根據邏輯子端口號將數據發送到SPI4 Phase II總線上，或接收SPI4 Phase II總線數據，并通過邏輯子端口發送給下行數據映射模塊；上行數據映射模塊，其用于接收低速總線輸入接口發送的數據，并根據物理設備號和低速總線輸入接口號將數據一一映射到SPI4 Phase II接口模塊的邏輯子端口上；下行數據映射模塊，其用于接收SPI4接口模塊發送的數據，并根據邏輯子端口號將數據一一映射到固定對應的低速總線輸出接口上；配置總線接口模塊，其用于配置和控制SPI4 Phase II接口模塊、上行數據映射模塊并讀取低速總線接口模塊的狀態。
2.如權利要求1所述的裝置，其特征在于所述的低速總線接口模塊進一步包含數據轉換單元，其將從2.5Gbps總線接收的32位寬數據轉換為64位寬，并與相應的控制信號組合成位寬為70位的數據，送入上行數據映射模塊，同時將每個低速總線輸入接口的地址信號合在一起送入配置總線接口模塊；或從下行數據映射模塊讀取的數據中提取出64位的數據凈荷、相應的控制信號及地址信號，將相應控制信號與數據信號轉換為符合32位寬的2.5Gbps總線數據，輸出到相應低速總線輸出接口。
3.如權利要求2所述的裝置，其特征在于，所述的上行數據映射模塊進一步包含第一功能單元，其從低速總線輸入接口接收70位寬的數據，從配置總線接口模塊接收地址信號，并根據地址信號將70位數據送入相對應的同步先入先出緩存；一個以上同步先入先出緩存，其將功能單元一發送的數據暫存后，發送給第二功能單元；第二功能單元，其根據同時從每個同步先入先出緩存中讀出的第一個數據，和每個同步先入先出緩存的狀態信息，選擇出能夠向外送數據的同步先入先出緩存，當一個以上的同步先入先出緩存能夠發送數據時，將地址最低的數據發送給異步先入先出緩存；一個以上異步先入先出緩存，其將第二功能單元發送的數據暫存后，發送給第三功能單元；第三功能單元，其讀取異步先入先出緩存，并將讀出來的數據按SPI4 PhaseII總線格式輸出到SPI4 Phase II接口模塊。
4.如權利要求3所述的裝置，其特征在于所述的同步先入先出緩存的一個輸出端向第一功能單元發送流控信息，第一功能單元根據該流控信息停止向同步先入先出緩存發送數據，或繼續向同步先入先出緩存發送數據。
5.如權利要求3所述的裝置，其特征在于所述的異步先入先出緩存的一個輸出端向二第功能單元發送流控信息，第二功能單元根據該流控信息停止向異步先入先出緩存發送數據，或繼續向異步先入先出緩存發送數據。
6.如權利要求3所述的裝置，其特征在于SPI4 Phase II接口模塊的一個輸出端向第三功能單元發送流控信息，第三功能單元根據該信息停止向SPI4Phase II接口模塊發送數據，或繼續向SPI4 Phase II接口模塊發送數據。
7.如權利要求2所述的裝置，其特征在于，所述的下行數據映射模塊進一步包含一個以上異步先入先出緩存，該異步先入先出緩存與低速總線輸出接口一一對應，從SPI4 Phase II接口模塊接收的數據發送到異步先入先出緩存暫存后，再發送到低速總線輸出接口。
8.如權利要求1所述的裝置，其特征在于所述的低速總線接口模塊為SPI3接口模塊。
9.如權利要求1所述的裝置，其特征在于所述的SPI4 Phase II接口模決為商用的SPI4 Phase II接口邏輯知識產權模塊。
10.如權利要求1所述的裝置，其特征在于該裝置為可編程邏輯電路或專用集成電路。
全文摘要
本發明公開了一種實現SPI4 Phase II總線支持多路物理設備的裝置，其特征在于，該裝置包含低速總線接口模塊、SPI4 Phase II接口模塊、上行數據映射模塊、下行數據映射模塊和配置總線接口模塊。該裝置將低速總線接口模塊接收的多路物理設備的2.5Gbps總線數據，通過上行數據映射模塊映射為SPI4Phase II總線數據后，通過SPI4 Phase II接口模塊發送到SPI4 Phase II總線上；同時將SPI4 Phase II接口模塊接收的SPI4 Phase II總線數據，通過下行數據映射模塊映射為多路2.5Gbps總線數據，通過低速總線接口模塊發送到與2.5Gbps總線相連的多路物理設備上。本發明裝置解決了單個10Gbps通道不能支持多個不同種類混合低速端口的問題，實現了SPI4 Phase II總線支持多路物理設備，并擴展了SPI4 Phase II總線的應用范圍。
文檔編號H04L12/40GK1509024SQ0215801
公開日2004年6月30日 申請日期2002年12月20日 優先權日2002年12月20日
發明者江南, 江 南 申請人:華為技術有限公司