專利名稱：時鐘與數據恢復電路及其時鐘控制方法
技術領域：
本發明涉及時鐘與數據恢復電路及方法。
當時鐘對數據的躍變點滯后時(鎖存定時滯后時)，控制計數器53使其值增加，讓時鐘的相位提前，而當時鐘對數據的躍變點超前時(鎖存定時超前時)，控制計數器53使其值減少，讓時鐘的相位滯后。另外，計數器53也可以由電荷泵(CP)構成，當多個觸發器F/F1～F/F8的各輸出值為邏輯0時，以恒流對電容充電，而當為邏輯1時，按恒流使電容放電。
圖13中所示的時鐘與數據恢復電路的例子，例如可參考文獻1(ISSCC 1997第238-239頁，Alan Fiedler，“A 1.0625GHz Tranceiverwith 2x Oversampling and Transmit siginal Preemphasis”)。在上述文獻1中所記載的時鐘與數據恢復電路具有從串行輸入數據中恢復時鐘和數據，以并行數據輸出的接收電路，PLL(Phase Locked Loop鎖相環)的VCO(電壓控制振蕩器)具有10個延遲級(10-delay stage)的環形振蕩器，VCO的20個時鐘相位加給對2x過采樣時鐘進行時鐘和數據恢復的接收電路，在接收電路上使VCO鎖定在輸入數據上，從NRZ(Non Return to Zero不歸零)波形的數據躍變對時鐘進行恢復。在上述文獻1中所記載的時鐘與數據恢復電路中，數據相位檢測器(dataphase detector)由多個配置的高速鎖存電路、及檢測高速鎖存電路的一致/不一致的“異或”邏輯門構成，用VCO的正相時鐘來同步對數據位采樣的鎖存電路，而用VCO的反相時鐘來同步對數據位間的分界線進行采樣的鎖存器。
圖14表示文獻2(ISSCC 1997第332-333頁S.Sidiropoulos和Mark Horowitz等人，“A semi digital delay locked loop with unlimitedphase shift capability and 0.08-400MHz operating range”)中記載的由DLL(延遲同步環)和內插器組合構成的時鐘控制電路構成例的圖。參照圖14，在DLL電路60上，輸出同步于輸入時鐘的多相時鐘信號P1～Pn，多相時鐘信號P1～Pn輸入到開關20，把由開關20所選中的相鄰兩個信號輸入到內插器(相位內插器)30，把由內插器30對兩個信號的相位進行內分的信號從輸出端OUT輸出。控制電路40根據輸出OUT和基準時鐘間的相位差檢測結果，對內插器30的內分比進行可變控制，并對開關20的切換進行控制。
圖14的內插器30(相位內插器)由圖15中所示的模擬電路構成。參照圖15，該相位內插器包括N溝道晶體管MN61、MN62，其源極共同連接在第1恒流源CS1上，在柵極上差分接受時鐘IN1、IN1B，兩輸出端分別連接在第1負載的一端(并聯連接的P溝道MOS晶體管MP61、MP62的共同漏極)和第2負載的一端(并聯連接的P溝道MOS晶體管MP63、MP64的共同漏極)上，構成第1差分對；及N溝道MOS晶體管MN63、MN64，其源極共同連接在第2恒流電源CS2上，在柵極上差分接受時鐘IN2、IN2B，兩輸出端分別連接在第1負載的一端(并聯連接的P溝道MOS晶體管MP61、MP62的共同漏極)和第2負載的一端(并聯連接的P溝道MOS晶體管MP63、MP64的共同漏極)上，構成第2差分對。從第1、第2差分對共同連接的兩輸出端，輸出兩個輸入時鐘加權和的相位輸出OUT、OUTB。在該相位內插器中，把數字權重代碼ictl(16位b
～b[15])供給第1、第2恒流源CS1、CS2，使第1、第2恒流源CS1、CS2的電流值可變(按將16位b
～b[15]輸入到柵極端子的N溝道MOS晶體管MN6A1～MN6A15的導通、截止，選擇恒流源晶體管MN6B1～MN6B15的個數，電流值就可變)，變換成輸出時鐘的相位。
另外，在文獻3(ISSCC 1999第180-181頁，“A2BPararell 1.25Gb/sInterconnect I/O interface with Self Configurable Link and PlesiochronousClocking”)中，公開了相位內插器的如圖16所示的構成。參照圖16，電流輸出型的數字模擬變換器(DAC)輸出由控制信號Ictl決定的輸出電流，由第1電流鏡電路(MN74、MN75)使DAC的輸出電流折回，由第2電流鏡電路(MP73、MP74)接收折回的電流，對以差分時鐘輸入IN、INB為輸入的差分電路供給該輸出鏡象電流，從構成第1電流鏡電路(MN74、MN75)的第2輸出端的恒壓源晶體管MN73，對差分電路供給電流，從差分電路的輸出中輸出使時鐘IN進行相移的時鐘OUT、OUTB。在差分電路中包括N溝道MOS晶體管MN71、MN72，其共同連接的源極連接在恒流源晶體管MN73上，在柵極上輸入差分時鐘對IN、INB；及P溝道MOS晶體管MP71、MP72，將源極連接在一起，并連接到第2電流鏡電路的輸出晶體管MP74的漏極上，在柵極以差分時鐘對IN、INB為輸入，把漏極分別連接到N溝道MOS晶體管MN71、MN72的漏極。從N溝道MOS晶體管MN71、MN72的漏極取出輸出OUT、OUTB。在N溝道MOS晶體管MN71、MN72的漏極和地之間分別連接電容C1、C2，而在N溝道MOS晶體管MN71、MN72的漏極之間串聯連接N溝道MOS晶體管MN76、MN77，當N溝道MOS晶體管MN76、MN77導通時，輸出OUT、OUTB對中間電位VDD充電。
在圖16中，當時鐘IN躍變到高電平時，N溝道MOS晶體管MN71導通，N溝道MOS晶體管MN72截止，P溝道MOS晶體管MP71截止，P溝道MOS晶體管MP72導通，電容C1放電，電容C2充電，輸出OUT轉為低電平，輸出OUTB轉為高電平，當時鐘IN躍變到低電平時，MOS晶體管MN71截止，N溝道MOS晶體管MN72導通，P溝道MOS晶體管MP72截止，P溝道MOS晶體管MP71導通，電容C1充電，電容C2放電，輸出OUT轉為高電平，輸出OUTB轉為低電平，由供給數字模擬變換器(DAC)的控制信號Ictl對時鐘的頻帶進行可變控制。
如上述參照圖13、圖15所說明那樣，在上述現有電路中，由VCO電路生成多相時鐘，另外內插器采用了由模擬電路構成的相位內插器。
如圖16所示，通過流過電流源的電流對模擬相位內插器的頻帶進行控制，為與多個頻帶對應，必須采取擴大恒流源的輸出電流范圍等措施。這時對相位內插器的線性進行補償，擴大恒流源的輸出電流范圍，并不一定是容易的。
為此，本發明要解決的課題在于，提供一種時鐘與數據復原電路及方法，使頻率范圍的變更容易進行，并容易進行特性的調整。本發明的另一課題在于，提供一種時鐘與數據恢復電路及方法，可以自由改變數據及時鐘的并行數。
圖2是表示本發明一實施例的移相電路的構成圖。
圖3是表示本發明實施例的移相電路中開關的構成圖。
圖4是表示本發明一實施例的移相電路中內插器的構成圖。
圖5是說明本發明一實施例的移相電路中內插器工作原理的時序波形圖。
圖6是表示本發明一實施例的相位移相電路中內插器構成一例的圖。
圖7是表示在本發明的一實施例中，在移相電路的輸入中采用多相時鐘發生電路的輸出時的構成一例的圖。
圖8是表示本發明一實施例的多相時鐘發生電路的構成圖。
圖9是表示本發明一實施例中構成多相時鐘發生電路的4相時鐘倍頻電路的構成圖。
圖10是表示本發明一實施例中4相時鐘倍頻電路的時序工作的圖。
圖11是說明本發明一實施例中4相時鐘倍頻電路的內插器工作的圖。
圖12是表示本發明一實施例中4相時鐘倍頻電路的內插器構成一例的圖。
圖13是表示現有的時鐘與數據恢復電路構成一例的圖。
圖14是表示現有的時鐘控制電路構成的圖。
圖15是表示現有的相位內插器構成的圖。
圖16是表示現有的相位內插器構成的圖。
優選實施例下面對本發明的實施例進行說明。本發明的時鐘與數據恢復(clockand data recovery)電路，在其最佳實施例中，參照圖1及圖2，包括移相電路101，該電路具有多個輸入相位相互不同的多個時鐘，并從多個時鐘中選擇輸出多組時鐘對的開關110，及分別將從開關110所輸出的時鐘對作為輸入，在將該時鐘對的相位差按規定內分比進行內分的時間，輸出規定延遲時間的輸出時鐘的內插器111(INT1～INT8)；多個鎖存電路102(F/F1～F/F8)，該電路在從多個內插器所輸出的時鐘(CLK1～CLK8)上升沿或下降沿，對輸入數據進行采樣；計數器103，根據多個鎖存電路102(F/F1～F/F8)的輸出是表示上升還是表示下降，而對計數值進行增減；濾波器105，對計數器103的輸出進行時間平均；及解碼器106，對濾波器105的輸出進行解碼。下面簡要說明各部的構成和工作。
內插器111(INT1～INT8)包括基于輸入的時鐘對的值，分別使電容的充電通路和放電通路接通及斷開的電路(圖4的使延遲可變的CMOS型反相器INV1和INV2)，及當上述電容的端子電壓和閾值間的大小關系發生反轉時使輸出邏輯值改變的緩沖器電路(圖4的INV3)，對輸出信號的相位進行可變設定，而且電容的容量值可通過由決定容量值用的控制信號(圖4的Cnt
)進行通斷控制的開關群(圖4的MNA1～MNA8)進行可變設定，可適應寬的頻率范圍。
計數器103也可以由電荷泵構成，基于多個鎖存電路(F/F1～F/F8)102的輸出，接通充電通路對電容充電，或者接通放電通路使電容的電荷放電(結果，對累積電荷進行相加或相減)，或者也可以由可逆計數器、加法器等數字電路構成。濾波器105由模擬電路的低通濾波器、或數字濾波器(平均化濾波器)構成。
基于從解碼器106所輸出的切換信號U，可切換開關110的時鐘對的組合，基于從解碼器106所輸出的控制信號S，可對多個內插器111的內分比進行可變設定，并對從多個內插器111所輸出的時鐘相位進行可變控制。
在本發明的一實施例中，從多個鎖存電路102(觸發器F/F1～F/F8)所輸出的輸出數據、與從移相電路101所輸出的時鐘(例如1相時鐘)為一組，輸入到選擇電路104中，選擇并輸出任意的組，可自由改變數據及時鐘輸出的并行數。
具體實施方式
對上述的本發明實施例進行更詳細地說明，對本發明的實施例說明如下。圖1(a)是表示本發明的一實施例的構成圖。參照圖1(a)，本發明的時鐘與數據恢復電路的一實施例包括輸入8相時鐘，輸出使相位移位的8組時鐘的移相電路101；將從移相電路101所輸出的時鐘輸入到時鐘輸入端，將輸入數據DATA輸入到數據輸入端，在時鐘的上升沿邊緣對輸入數據DATA進行采樣的多個D型觸發器102(F/F1～F/F8)；當多個D型觸發器102的輸出為邏輯0時作為增值信號、為邏輯1時作為降值信號，使計數值增/減的計數器103；對計數器103的輸出進行時間平均的濾波器105；對濾波器105的輸出進行解碼的解碼器106；以及輸入各組從移相電路101輸出的1相時鐘和多個D型觸發器102(F/F1～F/F8)的輸出數據，并基于選擇控制信號，使選中的組(1相時鐘和所采樣的輸出數據)并行輸出的選擇電路104。在圖1(a)中，在選擇電路104上輸入多個D型觸發器102(F/F1～F/F8)中的F/F1、F/F3、F/F5、F/F7的輸出，但是也可以輸入F/F1～F/F8的全部輸出。
多個D型觸發器102(F/F1～F/F8)在從移相電路101輸出的時鐘CLK1～CLK8的上升沿邊緣(或下降沿邊緣)，對輸入數據DATA進行采樣并輸出(參照圖1(b))。從多個D型觸發器102(F/F1～F/F8)的輸出(例如“00001111”)，可得到以時鐘周期的1/8采樣周期對輸入數據進行采樣的波形數據，在相鄰的D型觸發器102輸出值的變化點上輸入數據發生躍變。計數器103對多個D型觸發器102的輸出進行計數，通過由濾波器按規定時間常數對計數值進行平滑處理的信號，控制供給多個D型觸發器102的時鐘相位是超前還是滯后，輸出對輸入數據DATA進行鎖定的時鐘與數據。
圖2是表示本發明一實施例的移相電路101的構成圖。參照圖2，移相電路101包括將8相時鐘(8phase CLK)作為輸入的開關110；及輸入從開關110所輸出的時鐘對的8個內插器111(INT1～INT8)。開關110例如由旋轉開關構成，基于從解碼器電路的輸出，切換輸出時鐘對的組合。
圖3是表示圖2中所示的開關110(旋轉開關)和內插器111構成一例的圖。參照圖3，該旋轉開關包括把輸入的8相時鐘P0～P7中的奇數相位時鐘(P0、P2、P4、P6)，經選擇輸出至各內插器111的第1開關110-1；及把輸入的8相時鐘P0～P7中的偶數相位時鐘(P1、P3、P5、P7)，經選擇輸出至各內插器111的第2開關110-2。在初始狀態(未由解碼器106進行切換控制的狀態)，例如在內插器1111～1118上分別輸入由第1開關110-1及第2開關110-2輸出的時鐘對(P0、P1)、(P1、P2)、(P2、P3)、(P3、P4)、(P4、P5)、(P5、P6)、(P6、P7)、(P7、P0)。
解碼器106向各內插器1111～1118輸出控制信號S、SB，并且當內插器1111～1118的相位差的內分比(內分比是下述的圖4的w1～w)達到上限或下限時，如果需要再使相位超前或滯后，則將對用于切換供給該內插器1111～1118的時鐘對組合的切換信號U，輸出至開關110-1、110-2。例如當向內插器1111～1118供給時鐘對的組合(P0、P1)、(P1、P2)、(P2、P3)、(P3、P4)、(P5、P6)、(P6、P7)、(P7、P0)時，切換時鐘對的組合，使時鐘的相位滯后時，切換到向內插器1111～1118供給(P1、P2)、(P2、P3)、)(P3、P4)、(P5、P6)、(P6、P7)、(P7、P0)、(P0、P1)。開關110由于使時鐘對的組合旋轉，所以稱為“旋轉開關”。
圖4是表示圖2中所示的內插器111的構成圖。圖5是表示圖4的內插器工作的圖。參照圖4及圖5，該內插器在第1輸入IN1和第2輸入IN2的相位差為T時，在兩個輸入端輸入了IN1的延遲時間的輸出信號OUT1和在兩個輸入端輸入了IN2的延遲時間的輸出信號OUT2之間用w1-w進行內分的時間，輸出規定延遲時間的輸出OUT。內插器包括接收輸入INV1、INV2，延遲時間可變的CMOS型反相器INV1、INV2；輸入端接在反相器INV1、INV2輸出的共同連接點(節點N1)的反相器3；在節點N1和地之間串聯連接的N溝道MOS晶體管(MNA1～MNA8)和電容(C0～C7)，通過輸入到N溝道MOS晶體管(MNA1～MNA8)柵極上的控制信號Cnt
，使N溝道MOS晶體管[MNA1～MNA8]導通、截止，確定附加在節點N1上的容量值。電容C0～C7的容量值也可以以CO為基準，設定在例如2倍、4倍、8倍、16倍和2的n次方等。這時，N溝道MOS晶體管(MNA1～MNA8)的W/L比(柵寬度)也與對應的電容的容量值有相應的尺寸。
控制信號Cnt
也可以由檢測時鐘信號頻率的頻率檢測電路的輸出進行設定，或者根據應用將寄存器、雙列直插式開關等設定在希望的值，決定控制信號Cnt
。通過控制信號Cnt
，改變附加在節點N1上的容量值，可以擴大可對應的頻率范圍。
圖6是表示圖2中所示的內插器111的晶體管級上的具體構成一例的圖。參照圖6，該內插器具有連接在電源VDD和內部節點N51之間的P溝道MOS晶體管MP51，當將輸入IN1和IN2作為輸入的“或”電路CR51的輸出信號為低電平時導通，在內部節點N51和地之間并聯連接多條N溝道MOS晶體管和電容的串聯電路(MN51和C1、……MN58和C8)，具有輸入端連接內部節點N51的反相器INV51，從輸出端取出輸出信號OUT。連接在N溝道MOS晶體管MN51～MN58的柵極上的控制信號Cnt
，也可以由檢測時鐘信號頻率的頻率檢測電路(圖中未畫出)的輸出設定，或者根據應用，將寄存器、觸點開關等設定在希望的值上，確定控制信號Cnt
。通過控制信號Cnt
，改變附加在節點51上的容量值，可以擴大可對應的頻率范圍。
具有漏極被連接在內部節點N51上，并相互并聯連接的2N個N溝道MOS晶體管MN11～MN1N、MN21～MN2N、及其漏極分別與2N個N溝道MOS晶體管MN11～MN1N、MN21～MN2N的源極相連接，其源極接地的2N個N溝道MOS晶體MN31～MN3N、MN41～MN4N。在2N個N溝道MOS晶體管中的一側一半的N溝道MOS晶體管MN11～MN1N的柵極上，共同連接輸入信號IN1，在2N個N溝道MOS晶體管中的另一半的N個N溝道MOS晶體管MN21～MN2N的柵極上，共同連接輸入信號IN2。
通過N溝道MOS晶體管MN31～MN3N、MN41～MN4N的柵極上所輸入的控制信號(N位控制代碼)S
～S[N-1]、控制信號(N位控制代碼)SB
～SB[N-1]，使N溝道MOS晶體管MN31～MN3N和N溝道MOS晶體管MN41～MN4N中的規定個數導通。N位的控制信號S
、SB
從解碼器106輸入，SB
～SB[N-1]是將S
～S[N-1]分別由反相器(圖3的反相器INV)反轉的互補信號。
參照圖6，對該內插器的工作進行說明。當輸入IN1、IN2為低電平時，將以OR電路51的輸出作為柵極輸入的P溝道MOS晶體管MP51導通，由電源的電流對電容C(容量值是電容C1～C8中連接在由控制信號Cnt設定導通的N溝道MOS晶體管MN51～MN58上的電容的合成容量值)進行充電。
而且，當加在輸入IN1上的信號從低電平向高電平的上升沿躍變時，N溝道MOS晶體管MN11～MN1N導通，在漏極連接在N溝道MOS晶體管MN11～MN1N的源極上，源極接地，在柵極上分別輸入控制信號S
～S[N-1]的N溝道MOS晶體管MN31～MN3N當中，通過由控制信號導通的n個N溝道MOS晶體管的通路，使電容C的累積電荷的一部分放電。
當比輸入IN1的上升沿躍變滯后的輸入IN2從低電平向高電平上升時，N溝道MOS晶體管MN21～MN2N導通，在漏極連接在N溝道MOS晶體管MN21～MN2N的源極上，源極接地，在柵極上輸入控制信號SB
～SB[N-1]的N溝道MOS晶體管MN41～MN4N中，通過由控制信號導通的(N-n)個N溝道MOS晶體的通路，使電容C的累積電荷放電。
至輸入電容C的端子電壓的反相器INV51的輸出反轉到高電平時，設放電的電荷為CV，輸入IN1向高電平躍變后在相位差(T)期間，以電流nI放電，接著輸入IN2向高電平躍變，以n個N溝道MOS晶體管MN11～MN1n、和(N-n)個N溝道MOS晶體管MN21～MN2(N-n)共計N個N溝道MOS晶體管的漏極電流NI進行放電，把從輸入IN2的從低向高電平的上升沿到輸出OUT的上升沿的延遲時間表示為CV-n·I·T/NI＝CV/NI-n·T/N……(1)可以以輸入IN1和IN2的相位差T的N分割為單位改變延遲時間。
在本發明中，多相時鐘也可以從PLL的電壓控制振蕩器(VCO)生成。這時，從VCO的環形振蕩器的規定級的反轉電路中取出時鐘。或者多相時鐘也可以由多相時鐘倍頻電路生成。
圖7是表示由利用使用了倍頻用內插器(多相時鐘倍頻電路)的多相時鐘發生電路200，生成供給移相電路101的多相時鐘的構成圖。圖1的移相電路101由多相時鐘發生電路200和旋轉開關110構成，從內插器1111～111n所輸出的時鐘CLK1～CLKn(其中n為8)分別供給圖1的D型觸發器102(F/F1～F/F8)的時鐘輸入端。在圖7中，時鐘1采用由晶體振蕩電路等時鐘生成電路所生成的基準時鐘。
圖8是表示將圖7的多相時鐘發生電路200作為構成的一例，生成4相時鐘的4相時鐘倍頻電路構成的具體例子的圖。如圖8所示，該4相時鐘倍頻電路包括將輸入時鐘205進行4分頻，輸出4相時鐘Q1～Q4的1/4分頻器201；n級縱向連接的4相時鐘倍頻電路(也稱MPFD(multiphase frequency doubler多相倍頻電路))2021～202n；及周期檢測電路204。從最后一級的4相時鐘倍頻電路202n輸出2n倍頻的4相時鐘Qn1～Qn4。4相時鐘倍頻電路的級數n是任意的。該4相時鐘倍頻電路的工作概要是在由各4相時鐘倍頻電路202使4相時鐘變為8相后，返回4相，連續進行倍頻。也可以構成為將最后一級的4相時鐘倍頻電路202n所生成的8相時鐘(圖10的P21～P28)直接輸出。其詳細說明如下。
圖9表示圖8中所示的將多相時鐘倍頻電路作為4相時鐘倍頻電路時的4相時鐘倍頻電路202n構成的一例。圖8中所示的4相時鐘倍頻電路2021～202n都為相同構成。
參照圖9(a)，該4相時鐘倍頻電路202n由8組定時差分割電路208～215、8個脈沖補償電路216～223、及4組多路復用電路224～227構成。即，具有8個定時差分割電路208～215，輸入4相時鐘(Q(n-1)1～Q(n-1)4)，輸出對二個輸入定時差進行分割的信號。在奇數號的定時差分割電路208、210、212、214的二個輸入將n相時鐘中，以同一時鐘Q(n-1)1和Q(n-1)1、Q(n-1)2和Q(n-1)2、Q(n-1)3和Q(n-1)3、Q(n-1)4和Q(n-1)4分別作為輸入，在偶數號的定時差分割電路209、211、213、215，將n相時鐘中，以相鄰對(Q(n-1)1和Q(n-1)2、Q(n-1)2和Q(n-1)3、Q(n-1)3和Q(n-1)4、Q(n-1)4和Q(n-1)1)作為輸入。
第J個(其中1≤J≤8)脈沖寬度補償電路將第J個定時差分割電路的輸出作為第1輸入，將第((J+2)mod n)個(其中(J+2)modn是(J+2)除以n的余數)定時差分割電路的輸出作為第2輸入，第K個(其中1≤K≤4)多路復用電路將第K個脈沖寬度補償電路的輸出和第(K+n)個脈沖寬度補償電路的輸出作為輸入。圖9(b)是表示脈沖寬度補償電路的構成圖，由將第2輸入T23被倒相器反轉的信號、和第1輸入T21作為輸入的NAND電路構成。圖9(c)表示多路復用電路的構成圖，由2輸入的NAND電路構成。
圖10是表示圖9中所示的4相時鐘倍頻電路202的定時動作的信號波形圖。時鐘T21的上升沿由從時鐘Q(n-1)1的上升沿，延遲定時差分割電路208的內部延遲量來決定，時鐘T22的上升沿由時鐘Q(n-1)1的上升沿和時鐘Q(n-1)2的上升沿的時序在定時差分割電路209的定時分割和內部延遲量來決定，時鐘T23的上升沿由時鐘Q(n-1)1的上升沿和時鐘Q(n-1)2的上升沿的時序在定時差分割電路210的定時分割、和內部延遲量來決定，以下同樣，時鐘T26的上升沿由時鐘Q(n-1)3的上升沿、和時鐘Q(n-1)4的上升沿的時序在定時差分割電路213的內部延遲量來決定，時鐘T27的上升沿由時鐘Q(n-1)4的上升沿的時序在定時差分割電路214的內部延遲量來決定，時鐘T28的上升沿由時鐘Q(n-1)4的上升沿、和時鐘Q(n-1)1的上升沿的時序在定時差分割電路215的定時分割和內部延遲量來決定。
定時差分割電路208和210所輸出的時鐘T21和T23被輸入到脈沖寬度補償電路216中，在脈沖寬度補償電路216，輸出具有由時鐘T21決定的下降沿邊緣、由時鐘T23決定的上升沿邊緣的脈沖P21。按同樣的步驟，生成脈沖P22～P28，時鐘P21～28構成相位依次各偏移45度的占空系數為25％的8相脈沖群。該時鐘P21與相位偏移180度的時鐘P25，由多路復用電路224進行多路復用反轉，作為占空系數為25％的時鐘Qn1輸出。同樣，可生成時鐘Qn2～Qn4。時鐘Qn1～Qn4構成相位依次各偏移90度的占空系數為50％的4相脈沖群，時鐘Qn1～Qn4的周期從時鐘Q(n-1)1～Q(n-1)4生成時鐘Qn1～Qn4的過程中，頻率倍增到2倍。
即，從4相的時鐘Q(n-1)1～Q(n-1)4生成8相時鐘P21～P28，并生成倍頻的4相時鐘Qn1～Qn4。也可以構成為從最后一級的4相時鐘倍頻電路202n(參照圖8)，輸出8相時鐘P21～P28。
圖11是示意表示圖9中所示的定時差分割電路208、209工作原理的圖，在輸入相同信號的定時差分割電路208、210、212、214(homo同類)中，以固有的延遲時間輸出輸出信號，而輸入有相位差T的2個輸入的定時差分割電路209、211、213、215(hetero差異)，以定時差分割電路的固有延遲時間加上將相位差T進行2等分的時間T/2(對相位差T等分的時間)的延遲時間，輸出躍變的信號。
圖12是表示圖9中所示的定時差分割電路208、209構成一例的圖。在定時差分割電路208中，在二個輸入端IN1、IN2輸入同一信號，在定時差分割電路209中，輸入相鄰2個信號。即，在定時差分割電路208中，在輸入端IN1、IN2輸入同一輸入Q(n-1)1，在定時差分割電路209上，在輸入端IN1、IN2輸入Q(n-1)1和Q(n-1)2。包括P溝道MOS晶體管MP01，其源極連接在電源VDD上，其漏極連接在內部節點N1上；OR電路OR1，其輸入信號為IN1、IN2，其輸出連接在P溝道MOS晶體管MP01的柵極上；以及N溝道MOS晶體管MN01、MN02，其漏極連接在內部節點N1上，源極通過恒流源I0接地，輸入信號IN1、IN2被連接在柵極上。內部節點N1連接在反相器INV01的輸入端，在內部節點N1和地之間，并聯連接著N溝道MOS晶體管MN11和電容CAP11串聯連接的電路、N溝道MOS晶體管MN12和電容CAP12串聯連接的電路、……以及N溝道MOS晶體管MN15和電容CAP15串聯連接的電路，在各N溝道MOS晶體管MN11、MN12……MN15的柵極上，分別連接來自檢測輸入時鐘周期的周期檢測電路204的5位寬度的控制信號206，進行通、斷控制。N溝道MOS晶體管MN11、MN12、MN13、MN14、MN15的選通脈沖寬度和電容CAP11、CAP12、CAP13、CAP14、CAP15，其尺寸比，例如是16∶8∶4∶2∶1，基于從周期檢測電路204(參照圖8)所輸出的控制信號206，通過將連接在共同節點上的負載調整為32級，設定時鐘周期。
對于定時差分割電路208，根據在二個輸入IN1、IN2上共同輸入的時鐘Q(n-1)1的上升沿邊緣，節點N1的電荷通過二個N溝道MOS晶體管MN01、MN02被抽取，在節點N1的電位達到內插器INV01的閾值時，反相器INV1的輸出時鐘T21上升。當設在達到反相器INV01的閾值之前需要抽取的節點N1的電荷為CV(其中C為容量值，V為電壓)，由N溝道MOS晶體管的放電電流為I時，則從時鐘Q(n-1)1的上升沿開始以電流值為2I恒定電流使CV的電荷量放電，結果，時間CV/2I表示從時鐘Q(n-1)1的上升沿邊緣開始到時鐘T21的上升沿的定時差(傳送延遲時間)。
時鐘Q(n-1)1為低電平時，P溝道MOS晶體管MP01導通，節點N1充電到高電平，反相器INV01的輸出時鐘T21變為低電平。
對于定時差分割電路209，從時鐘Q(n-1)1的上升沿邊緣開始，在時間tCKn(＝多相時鐘周期)后的期間，節點N1的電荷被抽取，在時間tCKn后，從時鐘Q(n-1)2的上升沿邊緣開始，節點N1的電位達到反相器INV01的閾值時，時鐘T22的邊緣上升。當設節點N1的電荷為CV，NMOS晶體管的放電電流為I時，從時鐘Q(n-1)1的上升沿開始，使CV的電荷量在tCKn期間以恒電流I放電，其余期間以恒電流2I抽取的結果，時間tCKn+(CV-tCKn·I)/2I＝CV/2I+tCKn/2 ……(2)表示從時鐘Q(n-1)1的上升沿邊緣開始，時鐘T22的上升沿邊緣的定時差。
即，時鐘T22和時鐘T21的上升沿的定時差為tCKn/2。
當時鐘Q(n-1)1和Q(n-1)2都變為低電平，節點N1通過P溝道MOS晶體管MP01從電源充電到高電平時，時鐘T22下降。時鐘T22～T28也同樣，時鐘T21～T28的上升沿的定時差分別為tCKn/2。
脈沖寬度補償電路216～223生成相位依次各偏移45°的占空系數為25％的8相脈沖群P21～P28(參照圖9、圖10)。
多路復用電路224～227生成相位依次各偏移90度的占空系數為50％的4相脈沖群Qn1～Qn4(參照圖9、圖10)。
圖12中所示的定時差分割電路，根據實際應用可適當變形。例如也可以構成為在P通過MOS晶體管MP01的柵極上，輸入以第1、第2輸入信號IN1、IN2為輸入的“與非”電路(NAND)的輸出信號，將第1的輸入信號IN1、第2輸入信號IN2分別由反相器反轉的信號輸入到N溝道MOS晶體管MN01、MN02的柵極上。這時，當第1、第2輸入信號IN1、IN2為高電平時，P溝道MOS晶體管MP01導通，內部節點N1充電，反相器INV01的輸出變為低電平，在第1、第2輸入信號IN1、IN2的一方或雙方變為低電平時，P溝道MOS晶體管MP01截止，N溝道MOS晶體管MN01和MN02的一方或雙方導通，內部節點N1放電，當內部節點N1的電壓下降到反相器INV01的閾值以下時，反相器INV01的輸出上升，變為高電平。
本發明可以取得以下的效果。
如上所述，根據本發明與現有的電路相比，可取得容易進行頻率范圍的變更、容易進行特性調整的效果。其原因在于，在本發明中，通過改變構成使多相時鐘位移并輸出的移相電路的內插器內部節點上附加的容量值，可以適應頻率的變更。
另外，根據本發明，設置了選擇電路，具有還可改變切換時鐘與數據恢復電路的并聯數的優點。
權利要求
1.一種時鐘與數據恢復電路，具有將輸入數據作為共同輸入的多個鎖存電路，上述多個鎖存電路包括相位檢測電路，在分別供給上述多個鎖存電路的相位相互偏移的時鐘躍變邊緣，對上述輸入數據進行采樣并輸出，并從上述多個鎖存電路的輸出中檢測并輸出與上述輸入數據的躍變點時鐘相關相位；濾波器，用于對上述相位檢測電路的輸出進行平滑處理；及根據上述濾波器的輸出對上述時鐘的相位進行控制的電路，根據輸入數據對時鐘及數據進行恢復，其特征在于包括開關，對上述多個鎖存電路分別供給相位相互偏移的時鐘的電路，將相位相互不同的多個時鐘(稱為“多相時鐘”)作為輸入，從上述多相時鐘中選擇多組時鐘對進行輸出；及多個內插器，將從上述開關所輸出的多組時鐘對作為輸入，以對該時鐘對的相位差進行內分的時間，輸出規定延遲時間的信號；上述各內插器包括根據輸入的時鐘對邏輯值，使電容的充電通路和放電通路分別接通及斷開的電路；及當上述電容的端子電壓和閾值間的大小關系發生反轉時改變輸出邏輯值的緩沖電路，并且上述電容的容量值可通過由決定容量值用的控制信號進行接通及斷開的開關群進行可變設定，從上述多個內插器輸出的信號作為上述多個鎖存電路的時鐘供給；控制上述時鐘相位的電路具有對上述濾波器的輸出進行解碼的解碼器；根據上述解碼器的輸出信號，控制上述開關中的時鐘對的選擇切換，并且通過可變設定上述多個內插器的內分比，對分別供給上述多個鎖存電路的相位進行超前或滯后控制。
2.如權利要求1所述的時鐘與數據恢復電路，其特征在于還包括選擇電路，該電路輸入上述多個鎖存電路輸出中的全部或一部分，選擇輸出數據進行輸出。
3.一種時鐘數據恢復電路，其特征在于包括開關，將相位相互不同的多個時鐘(稱為“多相時鐘”)作為輸入，從中選擇輸出多組時鐘對；多個內插器，將從上述開關所輸出的多組時鐘對作為輸入，以對該時鐘對的相位差進行內分的時間，輸出規定延遲時間的信號；多個鎖存電路，根據分別從多個上述內插器輸出的信號，對輸入數據進行鎖存；計數電路，根據上述多個鎖存電路的輸出邏輯值，增加或減少輸出值；濾波器，使上述計數電路的輸出在規定的時間進行平均化；解碼器，對上述濾波器的輸出進行解碼；及選擇電路，以從多個的上述鎖存電路所輸出的數據、與從多個的上述內插器中規定的內插器所輸出的時鐘為一組作為輸入，選擇輸出的數據，與上述時鐘一起輸出，并使輸出數據和時鐘組的并行數改變；基于自上述譯碼器的輸出信號，在對上述開關中的時鐘對的選擇的切換進行控制的同時，可變地設定上述多個內插器的內分比。
4.如權利要求3所述的時鐘與數據恢復電路，其特征在于上述計數電路由電荷泵電路構成，該電荷泵電路以上述鎖存電路輸出的第1、及第2邏輯值為上升信號及下降信號，用上升信號對電容充電，用下降信號對上述電容進行放電，上述電荷泵電路的輸出電壓輸入到上述濾波器中。
5.如權利要求3所述的時鐘與數據恢復電路，其特征在于上述計數電路由可逆計數器構成，上述計數電路的數字輸出被輸入到數字濾波器構成的上述濾波器中。
6.一種時鐘與數字恢復電路，其特征在于包括開關，以相位相互不同的多個時鐘(稱為“多相時鐘”)為輸入，并根據所加的切換信號，從上述多相時鐘中選擇多個時鐘對；移相電路，由多個內插器組成，該內插器分別以上述開關所輸出的時鐘對為輸入，使上述時鐘對的相位差，按由所加的控制信號所設定的內部比進行內分的時間，輸出規定延遲時間的輸出時鐘；多個觸發器，以分別從上述多個內插器所輸出的時鐘，對輸入數據分別進行采樣輸出；計數器，以上述多個觸發器的多個輸出為輸入，根據上述各輸出的邏輯值進行升值計數或降值計數；濾波器，對上述計數器的計數輸出取時間平均值；及解碼器，對上述濾波器的輸出進行解碼；上述解碼器根據上述濾波器輸出的解碼結果，輸出用于切換上述開關中的時鐘對組合的切換信號，同時輸出使上述多個內插器中的內分比可變的控制信號；具有選擇電路，將從上述多個觸發器輸出的一部分或全部、與從上述第1內插器所輸出的時鐘為一組作為輸入，自由選擇輸出數據和時鐘組的并行數。
7.如權利要求6所述的時鐘與數據恢復電路，其特征在于對上述多個觸發器的輸出進行計數的計數器由電荷泵電路構成，該電荷泵電路將上述多個觸發器電路的各輸出的第1、及第2邏輯值作為上升信號及下降信號，用上升信號對電容充電，用下降信號對電容的電荷進行放電；并且上述電荷泵電路的輸出，輸入給上述濾波器。
8.如權利要求6所述的時鐘與數據恢復電路，其特征在于上述內插器包括根據輸入的時鐘對的值使電容的充電通路和放電通路分別接通及斷開的電路、及當上述電容的端子電壓和閾值間的大小關系發生反轉時使輸出邏輯值改變的緩沖電路，通過由決定容量值用的控制信號接通及斷開的開關群，可以對上述電容的容量值進行可變設定。
9.如權利要求6所述的時鐘與數據恢復電路，其特征在于包括邏輯電路，以上述各內插器從第1輸出端和第2輸入端的第1、第2輸入信號作為輸入；開關，插入在第1電源和內部節點之間，當上述邏輯電路的輸出為第1邏輯值時接通；緩沖電路，上述內部節點連接在輸入端，當上述內部節點電位和閾值間的大小關系發生反轉時，使輸出邏輯值反轉；還包括N個相互并聯連接的第2開關，其一端連接在上述內部節點上，將從上述第1輸入端輸入的第1輸入信號提供給控制端子；N個相互并聯連接的第3開關，其一端連接在上述內部節點上，將從上述第2輸入端輸入的第2輸入信號提供給控制端子；N個第4開關，相互并聯插入在上述第2開關的另一端和第2電源之間，將從上述解碼器輸出的控制信號連接至控制端子，進行接通及斷開；及N個第5開關，相互并聯插入在上述第3開關的另一端和上述第2電源之間，將從上述解碼器輸出的控制信號連接至控制端子，進行接通及斷開；還包括多條并聯的串聯電路，該電路插入在上述內部節點和上述第2電源之間，由第6開關和電容構成；通過輸入至上述第6開關的控制端子上的決定容量值用的控制信號，接通及斷開上述第6開關，來可變地控制附加在上述內部節點上的電容值。
10.如權利要求1至6的任一項所述的時鐘與數據恢復電路，其特征在于上述解碼器根據由上述濾波器對上述計數器輸出進行時間平均的值，進行上述內插器的內分比設定；當達到上述內插器的內分比的設定上限值或下限值，還需要進行使上述內插器的輸出信號相位再滯后、或者再超前的調整時，對選擇輸出供給上述內插器時鐘的上述開關，輸出進行切換時鐘對組合的切換信號。
11.如權利要求1至6的任一項所述的時鐘與數據恢復電路，其特征在于上述多相時鐘由鎖相環(PLL)的電壓控制振蕩供給。
12.如權利要求6所述的時鐘與數據恢復電路，其特征在于包括分頻電路，上述多相時鐘由多相時鐘發生電路供給，上述多相時鐘發生電路對輸入時鐘進行分頻，生成并輸出相位相互不同的多相時鐘；周期檢測電路，對上述輸入時鐘的周期進行檢測；及一級或多級縱向連接的多相時鐘倍頻電路，將從上述分頻電路所輸出的多相(n相)時鐘作為輸入，生成使上述時鐘倍頻的時鐘；上述多相時鐘倍頻電路輸入n相時鐘(第1至第n個時鐘)；具有輸出分割二個輸入定時差的信號的2n個定時差分割電路；第奇數個(第2I-1個，其中1≤I≤n)的定時差分割電路，上述二個輸入是將n相時鐘中第I個同一時鐘作為輸入；第偶數個(第2I個，其中1≤I≤n)的定時差分割電路，將n相時鐘中第I個時鐘和第I+1個時鐘(其中，第n+1個是返回到第1個)的時鐘作為輸入，具有2n個脈沖寬度補償電路；第J個脈沖寬度補償電路，其中1≤J≤2n，將第J個定時差分割電路的輸出作為第1輸入，第((J+2)mod n)個的定時差分割電路的輸出作為第2輸入，輸出上述第1輸入和上述第2輸入的反轉信號的“與非”；具有n個多路復用電路，第K個多路復用電路將第K個脈沖寬度補償電路的輸出和第(K+n)個脈沖寬度補償電路的輸出作為輸入，輸出這些信號的“與非”，其中，1≤K≤n。
13.如權利要求12所述的時鐘與數據恢復電路，其特征在于包括邏輯電路，上述定時差分割電路以從第1、第2輸入端所輸入的信號作為輸入，輸出上述第1及第2輸入信號規定的邏輯運算結果；第1開關元件，連接在第1電源和內部節點之間，將上述邏輯電路的輸出信號輸入到控制端子；緩沖電路，其輸入端連接在上述內部節點上，當上述內部節點電位和閾值間的大小關系發生反轉時，使輸出邏輯值反轉；第2開關元件，連接在上述內部節點和第2電源之間，根據來自上述第1輸入端的信號值進行通、斷控制；第3開頭元件，連接在上述內部節點和第2電源之間，根據來自上述第2輸入端的信號進行通、斷控制；在上述內部節點和上述第2電源之間，相互并聯連接多條由第4開關元件和電容構成的串聯電路，通過供給上述第4開關元件的控制端子的周期控制信號值，控制上述第4開關元件的接通及斷開，確定附加在上述內部節點上的電容容量值。
14.如權利要求6所述的時鐘與數據恢復電路，其特征在于包括邏輯電路，以上述各內插器從第1輸出端和第2輸入端的第1、第2輸入信號作為輸入；開關，插入在第1電源和內部節點之間，當上述邏輯電路的輸出為第1邏輯值時接通；緩沖電路，上述內部節點連接在輸入端，當上述內部節點電位和閾值間的大小關系發生反轉時，使輸出邏輯值反轉；還包括N個相互并聯連接的第2開關，其一端連接在上述內部節點上，將來自上述第1譯碼器的控制信號連接至控制端子，進行導通和截止控制；N個相互并聯連接的第3開關，其一端連接在上述內部節點上，將來自上述第1譯碼器的控制信號連接至控制端子，進行導通和截止控制；N個第4開關，相互并聯插入在上述第2開關的另一端和第2電源之間，將來自上述第1輸入端的第1輸入信號提供給控制端子；及N個第5開關，相互并聯插入在上述第3開關的另一端和上述第2電源之間，將來自上述第2輸入端的第2輸入信號提供給控制端子；還包括多條并聯的串聯電路，該電路插入在上述內部節點和上述第2電源之間，由第6開關和電容構成；通過輸入至上述第6開關的控制端子上的決定容量值用的控制信號，接通及斷開上述第6開關，來可變地控制附加在上述內部節點上的電容值。
15.一種時鐘與數據恢復電路的時鐘控制方法，具有將輸入數據作為共同輸入的多個鎖存電路，上述多個鎖存電路包括在分別供給上述多個鎖存電路的相位相互偏移的時鐘躍變邊緣，對上述輸入數據進行采樣輸出，并從上述多個鎖存電路的輸出中檢測輸出與上述輸入數據的躍變點的時鐘相關的相位的相位檢測電路；對上述相位檢測電路的輸出進行平滑處理的濾波器；及根據上述濾波器的輸出對上述時鐘的相位進行控制的電路，從上述輸入數據中恢復時鐘及數據，其特征在于通過以相位相互不同的多個時鐘(稱為“多相時鐘”)為輸入的開關，從上述多相時鐘中選擇輸出多組時鐘對；在分別以從上述開關所輸出的多組時鐘對為輸入的多個內插器上，在對上述時鐘對的相位差進行內分的時間，輸出規定延遲時間的信號；根據對上述濾波器輸出進行解碼的解碼器的輸出信號，控制上述開關中的時鐘對選擇的切換，同時通過可變設定上述內插器的內分比，來改變分別供給上述多個鎖存電路的時鐘相位；上述各內插器包括根據輸入的時鐘對的邏輯值，分別使電容的充電通路和放電通路接通及斷開的電路；及當上述電容的端子電壓和閾值間的大小關系發生反轉時改變輸出邏輯值的電路，使上述各內插器的上述電容的容量值，通過由決定容量值用的控制信號進行接通及斷開的開關群進行改變，擴大可對應的頻率范圍。
16.如權利要求15所述的時鐘與數據恢復電路的時鐘控制方法，其特征在于通過上述多個鎖存電路的輸出，在相位相互偏移的時鐘躍變邊緣，從對上述輸入數據進行采樣輸出的全部或一部分中可自由選擇作為輸出數據輸出。
全文摘要
本發明提供一種時鐘與數據恢復電路及方法,易于調整頻率范圍和特性。包括:移相電路101,該電路具有以多相時鐘為輸入,從中選擇輸出多組時鐘對的開關,及以從開關的輸出的多組時鐘對為輸入,以對該時鐘對的相位差進行內分的時間,輸出規定延遲時間的信號的多個內插器;多個鎖存電路102,根據從移相電路101分別輸出的信號,輸出對輸入數據進行鎖存的輸出數據;計數器103,對多個鎖存電路的輸出進行計數;濾波器105,對計數器的輸出在規定時間上進行平均;解碼器106,對濾波器的輸出進行解碼;以及選擇電路104,以從多個鎖存電路所輸出的數據、和從多個內插器中規定的內插器輸出的時鐘為一組作為輸入,選擇輸出的數據和時鐘對。
文檔編號H04L7/033GK1360396SQ01144730
公開日2002年7月24日 申請日期2001年12月21日 優先權日2000年12月21日
發明者佐伯貴范 申請人:日本電氣株式會社