產生時鐘信號的電路布置及方法

專利名稱：產生時鐘信號的電路布置及方法
隨著SDH技術的引入，愈加需要了解交換技術的時鐘發生器的相穩定性。在高質量數據傳輸的情況下，時鐘發生器的抗干擾和無故障的相穩定性尤其重要。在國際標準ITU-T G.812中對此已經確定了必要的時鐘質量。
本發明基于以下任務，說明時鐘發生器的線路布置及相關方法。
完成該任務的方法從權利要求1或16的特征得出。
本發明帶來了以下優點通過現場可編程邏輯線路可以靈活設置整體硬件功能。
本發明帶來了以下優點可以將接口配置成通用接口。
本發明帶來了以下優點，可以使用方便業務的硬件和離線訪問軟件。
本發明帶來了以下優點，在提供時鐘信號時，借助參數可以改變調節行為和監測標準。
本發明帶來了以下優點，它使得參照局部石英頻率的學習行為成為可能。
本發明帶來了以下優點，實現可控全數字頻率再調整。
本發明帶來了以下優點，可以使用具有固定頻率和高的短時穩定性的精密石英振蕩器。
本發明帶來了以下優點，可以支持全球同步網絡管理系統。
本發明帶來了以下優點，可以通過配置使與相應標準的和客戶的要求相適應。
本發明提供完成對全部基準輸入的進行同時質量檢查(相位、頻率、MTIE、TDEV等)的優點。
本發明提供以下優點，即通過這些質量檢查的性能，在工作期間，中央時鐘發生器CCGE能及時識別或拒絕質量降低的同步信號，由此可以防止網絡故障。
本發明提供以下優點，即使在專用機柜中的可擴展冗余系統成為可能。
從以下結合附圖對實施例的詳細說明，本發明的其它特點將變得更加明顯。
在附圖中

圖1示出了時鐘發生器的基本電路，圖2示出了時鐘發生器的結構，和圖3示出了把時鐘發生器集成于時鐘供應裝置。
圖1示出了提供靈活時鐘信號的基本電路。該基本電路基本上由一個頻率同步裝置FS組成。在頻率同步裝置FS中，示出了與處理器P和邏輯模塊L相連接的SM、ZB、ER組件。例如，在這種情況下，處理器P經過總線與邏輯模塊L和存儲模塊SM相連接。此外，時基單元ZB提供用于處理器P的時鐘，用于邏輯模塊L和輸入基準時鐘模塊ER。邏輯模塊L與多個的接口裝置2至n相連接。除了特殊的接口處理過程，處理器P還用于控制業務管理、離線配置等目的所謂的離線訪問V的控制接口。所示布置通過由第一模塊L，一個現場可編程組件(即現場現場可編程門陣列FPGA)和處理器P共同提供的電路布置的整體功性實現了最大的靈活性。
輸入接口1具有至少一個通用輸入，在各種情況下都可以向該輸入施加任意基準時鐘類型。在所說的輸入接口1中完成與輸入基準時鐘模塊ER的物理匹配(線路終端，EMC保護等)。在輸入基準時鐘模塊ER中，從相應的基準時鐘類型中引出同步化信息并提供給邏輯模塊L。在邏輯模塊L中，執行時間臨界測量和控制過程，并且借助同步信息來完成頻率同步裝置(FS)的輸出時鐘信號的數字頻率再調整。
處理器P進行頻率同步裝置輸出信號的數字頻率再調整的測量和控制過程的高強度計算的非時間臨界過程。
邏輯模塊L進行如此構建，使得邏輯模塊L的硬件功能性可以按照時間臨界測量和控制過程的要求改變。
借助于固件算法，例如用于數字頻率再調整方法實施基于圖1所示的基本電路。
該電路的配置帶來了另外的優點，即僅僅通過不同的固件型式就可以形成相應國家變量。
在時基單元ZB中，采用精密石英振蕩器，該石英振蕩器具有高的短期和長期穩定性的固定頻率。
圖2示出了圖1所示的時鐘發生器的布置，特別是中央時鐘發生器CCGES。優先安裝在組件上的中央時鐘發生器CCGES的基本模塊是處理器P、存儲器SRAM、結合在存儲器SM中的FEPROM、安裝在時基單元ZB中高頻鎖相回路模塊HF-PLL和精密石英振蕩器，精密石英振蕩器是一個受控歐文石英振蕩器OCXO、由現場現場可編程門陣列FPGA器件實現的邏輯模塊L、以及輸入基準時鐘模塊ER。
中央時鐘發生器CCGES的功能主要借助于處理器P和現場可編程模塊FPGA來實現。
除了每個都具有2MB存儲能力的存儲器SRAM和FEPROM之外，在組件上還安裝有，例如，輸入、輸出驅動器、分立的高頻鎖相回路HF-PLL、精密石英振蕩器OCXO、溫度傳感器digital Temp dT和電壓轉換模塊DCC。
處理器P，例如MPC860處理器，除了一個32位的power-PC RISCCPU外，還具有一個通信處理器模塊CPM。該通信處理器模塊CPM基本上管理中央時鐘發生器CCGES的電路布置的接口2，...，n。經過這些接口，它可以控制例如顯示屏區、軟件離線訪問、伙伴中央時鐘發生器CCGES和GPS，以及經過接口V24的銣擴展單元。另外，經過I2C及其協議，可以直接驅動全部D單元(時鐘分配器)而沒有處理器P的CPU的參與。
最好各模塊都包含2MB的存儲容量的存儲器SRAM和FEPROM和現場現場可編程門陣列FPGA與處理器總線PB相連。運行中，數據在處理器P和現場可編程門陣列FPGA之間經所說處理器總線PB進行交換；結果，現場現場可編程門陣列中的寄存器可以像存儲器的存儲單元一樣進行寫入和讀取。
在這種配置中，總線控制器是處理器P的CPU。該現場可編程門陣列使得沒有對總線的有效訪問，現場可編程門陣列FPGA中的事件通過中斷向CPU報告，然后，無論如何CPU都將詢問原因。
處理器P處理用于數字頻率再調整方法的控制或測量算法的耗費計算的非時間臨界過程。
例如，可以將XILINX的XC4044XLA器件用作現場可編程門陣列FPGA。該器件具有大約44000門等效值的邏輯單元。該功能性被儲存在SRAM單元里；因此，在引導時，每次必須將其進行配置。這是經過來自處理器的專用線路來完成的。通過該可編程的功能性，可以隨時對改變的標準或顧客要求相對應的在數字頻率再調整以及監測標準中的控制參數等進行配置配合。
在現場可編程門陣列FPGA中執行控制或測量過程的時間臨界區域。
現場可編程門陣列FPGA的另外的功能包括與中央時鐘發生器CCGE的內部和外部單元接口的控制和運行。
可通用配置的輸入基準時鐘模塊ER接受所有通常的同步信號并從所有通常的基準時鐘類型推出相應同步信息。該輸入基準時鐘模塊ER還支持所有通道的符合標準的電平同步監測。ITU-TG.703中對所屬物理接口進行了定義，它是在輸入接口1中實現的。
根據G.703，另外的接口裝置2，...，n是EWSD外部接口2，接口3用于EWSD內部時鐘供應，接口單元4能使業務HW離線訪問，接口5形成一個到D、GPS、Rb單元等的CCGE內部接口。
可以考慮例如用于中央時鐘發生器CCGE的以下同步源，PDH線路時鐘2048kHz/1544kHz，經過與PCM30/PCM24(EWSD內部)對應的LTG，按照ITU-T G.813(SEC)的一個SDH線路時鐘，按照ITU-T G.812(SSU)的一個從屬節點時鐘，按照ITU-T G.811(PRC)的一個主節點時鐘，按照GR-1244-CORE(US標準)的BITS時鐘，近同步運行的原子標準。
借助基于脈沖頻率和脈沖寬度測量的算法來實現所連接的基準時鐘的自動選擇，。
根據優先級表的基準時鐘處理和轉換策略是可配置的。
輸出時鐘的高精度的基礎是一個精密石英振蕩器OCXO。處理器P與其5MHz輸出頻率同步，該處理器利用一個內部PLL產生25MHz的處理器時鐘。
集成到精密石英振蕩器OCXO中的溫度傳感器發出確保已經達到高頻率精度的運行狀態的信號。最好在-5℃到70℃的規定溫度范圍內達到該頻率精度。因此，外部數字溫度傳感器dT的精密石英振蕩器OCXO附帶監測環境溫度。這些配置與一個具有優異的短期和長期性能的精密石英振蕩器OCXO一起，對一個具有學習能力的系統提供了這種可能性。當優良的基準存在時，借助于學習算法來測定精密石英振蕩器OCXO的絕對頻率。在同步源全部丟失的情況下，為了保持時鐘發生器的輸出頻率符合標準，這是必要的。用于保持故障(holdover)運行的所謂的保持故障值，按非易失方式存儲在FEPROM，以便在運行和后續引導過程的短暫中斷之后，盡快達到所要求的時鐘精度。學習過程可能持續相對較長時間(＞12小時)，它取決于現有(漂移產品(Wanderprodukt))基準的質量。在無漂移原子標準源(銫、銣等)情況下，該過程通過任意學習模式僅僅幾分鐘就顯著降低。
考慮到所確定的局部精密石英振蕩器OCXO的頻率偏差(Frequenzablage)，同時測量基準信號，采用數字法確定的環境溫度數據包括在控制過程中。由此，用于提供靈活時鐘信號的中央時鐘發生器CCGE被連續提在標準中限定的質量特征，諸如，相位和頻率走向、最大時間間隔誤差MTIEK、時間偏差TDEV等，所有它的基準輸入。借助該質量測量方法，中央時鐘發生器CCGE能及時地識別和拒絕品質變壞的同步信號，因此，避免了網絡故障。
該配置特別有利于即使在基準時鐘進行切換或發生故障的情況下，也能排除相位故障，并且能同時監測由網絡提供的替代同步源。另外，把多個基準信號并行控制是可能的。
另一個測量技術優點在于在工作期間，可以測量基準輸入的相互頻率。這就導致業務方便地排除網絡故障。
由于局部的精密石英振蕩器OCXO的頻率是不可變的(沒有VCXO)，控制(牽引范圍)的失諧范圍僅僅由數字頻率再調整的相應方法確定。失諧的范圍一般高于精密石英振蕩器OCXO固有穩定性的最壞情況的限制10的若干次冪。這帶來了以下優點避免了在網絡發生故障時，由于到達過分窄的失諧范圍的邊界，使得時鐘發生器中斷。
通過使用模塊HF-PLL使得足夠小步量化成為可能，其中，從5MHz精密石英振蕩器OCXO里產生160MHz系統時鐘。借助于從中導出的40MHz采樣信號(過采樣)，完成基準輸入的質量檢查。
作為另一個硬件組件，電壓轉換器DCC也被布置在中央時鐘發生器CCGES的部件上。從交換提供的電壓電位，電壓轉換器產生所需要的直流電壓。除了最好采用12V運行精密石英振蕩器和模塊HF-PLL以及采用±5V運行分立的基準時鐘接口，所有硬件最好采用3.3V LV技術實現。由此帶來的優點是功耗低，通過低的自身的發熱確保了精密石英振蕩器OCXO的最佳環境。
圖3用框圖表示了提供時鐘的整體系統。該中央時鐘發生器的整體系統包括具有接口配置的附加擴展的冗余單元，整體系統在下文得以更詳細地說明。
布置在時鐘發生器的整體線路布置中的第一和第二中央時鐘發生器CCGES0、CCGES1最好經串行的V.24接口采用所謂的交叉連接方式相互連接。通過所說的接口交換關于例如，時鐘質量、轉換協議和狀態變化的信息。
為了確保主機和從屬單元之間的優先級沖突的分辨率，借助于在交叉連接(內部時鐘/控制數據)中的短路連接確定“0”和“1”的位置分配。在系統高速運行和在準同時的可能的優先級沖突的情況下，位置處于“0”的單元總成為主機。在每一種情況下，第一/第二中央時鐘發生器CCGES0，CCGES1之間，以及在第一和第二擴展單元CCGED，CCGEGPS或第三擴展單元CCGERB之間，通過T2C總線實現雙向通信。通過這條總線，設置擴展單元中的參數，并被后者詢問。由此，通過第一或第二中央時鐘發生器CCGES0，CCGE2所有第一、第二和另外的擴展單元的自動識別和配置都成為可能。
在第二單元CCGEGPS上可以實現完整的GPS接收機模塊或者僅僅實現用于外部GPS接收機的接口電路。在后一種情況下，采用中央時鐘發生器CCGES0/1通過一個根據V.24標準的串行接口擬定通信。同樣，第三單元CCGERB(銣放大器)也可以設置相同的接口配置。通過差動低電壓TTL，所謂的LVT連接，交換時鐘和控制信號。
第一擴展單元CCGED的模塊為外部時鐘分配起擴展作用。因此，每個CCGED的CCGES的8個同步時鐘輸出被32個附加T4輸出擴展。在帶有4個第一擴展單元CCGED完全擴展的情況下，中央時鐘發生器CCGED的整體構造總共產生136個可供EWSD-外部裝置使用的同步時鐘信號。
通過所謂的IOP-MB接口(CP控制/時鐘)，第一和第二中央時鐘發生器CCGES0、CCGES1被連接到2個冗余的CP單元上。CP(協處理器)集中控制所有的EWSD單元，分析所有的信息和執行維護任務以及質量檢查。通過CP指令也完成CCGE冗余單元的日常轉換，其中，從屬單元沿EWSD冗余接口(如MB和SSNC)方向接管來自主機的時鐘線路的主動驅動3分鐘。在這個所謂的“冷待機”冗余系統中，用這種方式，冗余通道經常被檢查，確保無故障。
在CP和CCGE之間的通信信道中，為了把CCG狀態報告、測量數據等傳輸給上級管理系統，有4個數據字節供自由支配。通過這種方法，所有CCGE參數(優先級表、控制參數等)也可以由CP進行設置。通過分析關于同步狀態的信息以及所提供的基準源質量，可以快速地定位并排除網絡中的故障。此外，通過這個接口，對現代時間和日期獲取技術以及分配技術的集成不再有任何障礙。通過把交換中心的OMC(操作和維護中心)的相關數據路由給網絡同步的中央控制中心，可以在一個網絡或甚至一個國家范圍內收集信息和進行上級方式的評價。此外，由此出發，由授權人員完成更變設定和等待任務，即使是在無人管理的所謂的郊區交換中心。
除了4個基準輸入(T3/BITS)以外，CCGES還裝備一個業務接口(離線訪問通道)。這個接口包括一個標準的RS 232/V.24接口，二個HF測量插口以及一個帶有LED的狀態顯示區，這些均可在部件的前面板前看到。為了測試和業務目的，借助于廉價的綠-紅LED對，可以快速查看控制器部件的最重要的狀態。該節省空間的構筑方式是有利的，每個LED行也能發4個狀態信號，這就大大地增加了信息量。
經V.24接口，中央時鐘發生器CCGES借助筆記本或服務P在用戶友好的界面中非常方便地進行配置和控制。此外，支持服務(內部診斷的讀出，FW下載)，生產和檢修(啟動BOST，故障并發位的讀出)在這里成為可能。特別是，通過HF測量插口的判斷的可能性是服務便利的。在這種情況下，在時鐘發生器的運行中，可以輸出各種通過配置可設定的時鐘信號，如標準輸入、輸出、內部時鐘等。通過加載引導裝載程序，復位鍵優先觸發組件復位，其間冗余單元接管時鐘供應。
權利要求
1.用于靈活提供時鐘信號的線路布置(CCGES)，具有包括輸入基準時鐘模塊(ER)的頻率同步設備(FS)，該輸入基準時鐘模塊(ER)被設計成帶有至少一個通用輸入，在各種情況下都可以向該輸入施加任意基準時鐘類型，輸入基準時鐘模塊(ER)從相應的基準時鐘類型導出同步信息，并轉交給頻率同步單元(FS)的第一處理單元(L)，借助同步信息，通過實施時間臨界測量和控制過程對FS的輸出時鐘信號進行在調整，設置的第二處理單元(P)，實施輸出時鐘信號的數字頻率再調整測量和控制過程的高強度計算的非時間臨界過程。
2.根據權利要求1的線路布置，其特征在于第一處理單元(L)是邏輯模塊(L)。
3.根據權利要求1的線路布置，其特征在于第二處理單元(P)是處理器。
4.根據上述根據權利要求之一的線路布置，其特征在于邏輯模塊(L)進行如此構建，即針對時間臨界測量和控制過程可以按照要求改變硬件的功能性。
5.根據上述權利要求之一的線路布置，其特征在于邏輯模塊(L)是一個現場可編程組件，在處理器控制下，通過加載來自存儲模塊(SM)非易失區的固件碼實施邏輯模塊(L)的相應的硬件功能性。
6.根據上述權利要求之一的線路布置，其特征在于設置另外的接口(V，2，3...)，各種情況下利用這些接口實施發送至和來自頻率同步裝置(FS)的數據和時鐘信號的針對特定接口的物理匹配。
7.根據上述權利要求之一的線路布置，其特征在于頻率同步裝置(FS)具有一個時基單元，用于提供處理器(P)的至少一個第一時鐘和邏輯模塊(L)及輸入基準時鐘模塊(ER)的至少一個第二時鐘。
8.根據上述權利要求之一的線路布置，其特征在于處理器(P)具有一個通信處理器模塊(CPM)。
9.根據上述權利要求之一的線路布置，其特征在于通信處理器模塊(CPM)具有經物理接口(V)的離線訪問通道。
10.根據上述權利要求之一的線路布置，其特征在于處理器(P)與邏輯模塊(L)相連接，并可以訪問存儲在至少一個存儲器模塊(SM)中的數據。
11.權利要求10中的線路布置，其特征在于存儲模塊(SM)，該存儲模塊(SM)包括至少一個用于緩存來自當前運行過程的數據的第一存儲器(SRAM)和至少一個用于配置數據和學習數據的非易失存儲的第二存儲器(FEPROM)。
12.根據上述權利要求之一的線路布置，其特征在于邏輯模塊(L)是一個現場可編程門陣列(FPGA)。
13.根據上述權利要求之一的線路布置，其特征在于時基單元(ZB)包括用于產生第一頻率的精密石英振蕩器(OCXO)和用于產生至少一個第二頻率的倍頻單元(HF-PLL)。
14.根據上述權利要求之一的線路布置，其特征在于它被至少連接到一個用來擴展外部時鐘分配的第一擴展單元(CCGED)，一個用來接收來自全球定位系統(GPS)或外部GPS接收機接口線路的基準時鐘的第二擴展單元(CCGEPS)，一個作為銣放大器構建的第三擴展單元(CCGERB)。
15.根據權利要求14的線路布置，其特征在于并聯布置根據權利要求14的兩個線路布置，在各種情況下，一旦有源線路布置出現故障，無源線路布置接管靈活時鐘信號供應。
16.用于靈活時鐘信號供應的方法，其中從基準時鐘類型中推出同步信息，在不同的處理單元中，實施時間臨界和非時間臨界測量過程與控制過程；并且在各種情況下，利用同步信息，進行有待提供的輸出時鐘信號的數字頻率再調整。
17.根據權利要求16的方法，其特征在于在用于時間臨界測量過程和控制過程的第一處理單元(L)中，根據要求改變硬件的功能性。
18.根據權利要求17的方法，其特征在于在處理器的控制下，通過加載來自存儲器(SM)非易失區的固件碼實現相應的硬件功能性。
19.根據權利要求16的方法，其特征在于在各種情況下，實現針對特定接口的數據信號和時鐘信號的物理匹配。
20.根據權利要求16的方法，其特征在于提供至少一個用于時間臨界和非時間臨界過程的第一和第二時鐘。
21.根據上述權利要求之一的方法，其特征在于在第一存儲器(SRAM)中緩存來自當前運行過程的數據，以及在第二存儲器(FEPROM)中緩存配置數據和學習數據。
全文摘要
根據本發明的線路布置及其所屬方法，通過可編程硬件功能性，根據請求，向數字頻率再調整過程和接口功能過程靈活輸入。
文檔編號H04J3/06GK1435021SQ00819133
公開日2003年8月6日 申請日期2000年11月10日 優先權日1999年12月22日
發明者I·希普 申請人:西門子公司