上電復位電路的制作方法
【專利摘要】本實用新型公開一種上電復位電路，其包括順次電性連接的偏置電流產生模塊、上電復位模塊及反饋鎖存模塊；所述偏置電流產生模塊用于產生偏置電流；上電復位模塊用于產生上電復位電壓信號，其中，上電復位模塊包括兩個串聯開關，通過控制兩個串聯開關的閉合或斷開，來調整偏置電流產生模塊產生的偏置電流，進而調整上電復位時間；所述反饋鎖存模塊用于將上電復位模塊產生的上電復位電壓信號進行鎖存，從而抑制上電階段電源電壓在反相器輸入電壓VIL～VIH之間的抖動，避免輸出的上電復位電壓信號出現跳變的情況；該反饋鎖存模塊還包括兩個NMOS管串聯組成的反饋支路，通過反饋支路對上電復位電壓信號進行反饋，實現加速穩定輸出上電復位電壓信號。
【專利說明】
上電復位電路
技術領域
[0001]本實用新型涉及電子技術領域，特別涉及一種應用于無線充電控制芯片的上電復位電路。
【背景技術】
[0002]通常情況下，電路系統在上電初期，電源電壓還未達到穩定的預期狀態時，許多電路元器件(例如，半導體器件等)以及電路節點的電壓和邏輯狀態是不穩定的。為了使電路系統在每次上電后都能從設計者所期望的狀態開始操作，可以利用上電復位(Power OnReset，簡稱為P0R)電路在電源穩定后的一段時間內，該復位信號可強制電路系統處在設計者所期望的初始狀態，待復位信號的有效期結束后，電路系統再從所期望的初始狀態開始運行。即，它可以對電路系統中的其它模塊進行復位操作，從而消除上電初始時電路模塊的不穩定態。
[0003]傳統的上電復位電路，一般采用PMOS對電容充電，電容極板的電壓緩慢上升，經過數級反相器進行整形輸出，這種電路結構，如果上電階段電源電壓在反相器輸入電壓VIL?VIH之間抖動，上電復位輸出信號將出現跳變，可能會引起芯片內部其他電路模塊的異常。而且，該電路如果要增加上電復位時間，需要減小充電PMOS管的寬長比或者增大電容面積，需要增加芯片面積、改變芯片的布局。因此，上述電路具有以下缺點:1、上電復位輸出信號不穩定，容易出現跳變的情況，可能會引起芯片內部其他電路模塊的異常;2、不易調整上電復位時間。
【實用新型內容】
[0004]因此，針對上述的問題，本實用新型提出一種上電復位電路，該電路通過上電復位模塊設兩個串聯開關，通過調整兩個串聯開關的閉合或斷開，可調整充電電流，進而調整上電復位時間，避免增加芯片面積;采用反饋鎖存模塊將上電復位模塊產生的上電復位電壓信號進行鎖存，可有效抑制上電階段電源電壓在反相器輸入電壓Vil?Vih之間抖動，輸出穩定的上電復位信號，避免上電復位電壓信號出現跳變的情況，其中反饋鎖存模塊還設有兩個NMOS管串聯組成的反饋支路，通過開啟反饋支路，反饋上電復位電壓信號，可實現加速穩定輸出上電復位電壓信號。
[0005]為了解決上述技術問題，本實用新型所采用的技術方案如下:
[0006]上電復位電路，包括順次電性連接的偏置電流產生模塊、上電復位模塊及反饋鎖存模塊;所述偏置電流產生模塊用于產生偏置電流;上電復位模塊用于產生上電復位電壓信號，其中，上電復位模塊包括兩個串聯開關，通過控制兩個串聯開關的閉合或斷開，來調整偏置電流產生模塊產生的偏置電流，進而調整上電復位時間；所述反饋鎖存模塊用于將上電復位模塊產生的上電復位電壓信號進行鎖存，從而抑制上電階段電源電壓在反相器輸入電壓Vil?Vih之間的抖動，避免輸出的上電復位電壓信號出現跳變的情況。
[0007]為了實現輸出穩定的上電復位信號，避免上電階段電源電壓在反相器輸入電壓Vil?V1H之間抖動，導致上電復位輸出信號出現跳變的情況，可能會引起芯片內部其他電路模塊的異常，作為一個優選方案，本實用新型利用反饋鎖存模塊將上電復位模塊產生的上電復位電壓信號進行鎖存，可有效抑制上電階段電源電壓在反相器輸入電壓Vil?Vih之間抖動，避免輸出的上電復位電壓信號出現跳變的情況，且本實用新型反饋鎖存模塊還設有兩個NMOS管串聯組成的反饋支路，通過開啟反饋支路，反饋上電復位電壓信號，可實現加速穩定輸出上電復位電壓信號。
[0008]作為優選方式，所述反饋支路為第四NMOS管N3和第五NMOS管N4串聯組成的支路。
[0009]作為一種優選的方式，所述偏置電流產生模塊包括第一PMOS管PO、第二 PMOS管P1、第一 NMOS管NO、第二NMOS管NI及電阻RO;所述第一 PMOS管PO的源極連接電源電壓，第一 PMOS管PO的柵極與漏極相連，第一 PMOS管PO的柵極與第二 PMOS管Pl的柵極連接，第一 PMOS管PO的漏極與電阻RO的輸入端連接，電阻RO的輸出端與第一NMOS管NO的漏極連接，第一匪OS管NO的柵極連接電源電壓，第一匪OS管NO的源極接地，所述第二PMOS管PI的源極連接電源電壓，第二 PMOS管Pl的柵極與第一 PMOS管PO的柵極連接，第二 PMOS管Pl的漏極所第二 NMOS管NI的漏極連接，第二 NMOS管NI的漏極與柵極相連，第二 NMOS管NI的源極接地。
[0010]作為優選方式，所述上電復位模塊包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一開關K0、第二開關K1、第三匪OS管N2、第一電容CO及第二電容Cl;所述第三PMOS管P2的源極連接電源電壓，第三PMOS管P2的柵極與第一 PMOS管PO的柵極、第二PMOS管PI的柵極、第四PMOS管P3的柵極及第五PMOS管P4的柵極連接，第三PMOS管P2的漏極與第四PMOS管P3的源極連接，第四PMOS管P3的漏極與源極通過第一開關KO連接，第四PMOS管P3的漏極與第五PMOS管P4的源極連接，第五PMOS管P4的漏極與源極通過第二開關Kl連接，第五PMOS管P4的漏極與第一電容CO的上極板及第三NMOS管N2的柵極連接，第一電容CO的下極板接地，第六PMOS管P5的源極連接電源電壓，第六PMOS管P5的柵極與第三PMOS管P2的柵極、第一 PMOS管PO的柵極及第二 PMOS管Pl的柵極連接，第六PMOS管P5的漏極與第三NMOS管N2的漏極及第二電容Cl的下極板連接，第三NMOS管N2的柵極與第五PMOS管P4的漏極及第一電容CO的上極板連接，第三NMOS管N2的源極接地，所述第二電容Cl的上極板連接電源電壓，第二電容Cl的下極板與第六PMOS管P5的漏極及第三NMOS管N2的漏極連接。
[0011]作為優選方式，所述反饋鎖存模塊包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三電容C2 ；所述第七PMOS管P6的源極接電源電壓，第七PMOS管P6的柵極與第一PMOS管PO的柵極、第二PMOS管PI的柵極、第三PMOS管P2的柵極及第六PMOS管P5的柵極連接，第七PMOS管P6的漏極與第八PMOS管P7的源極連接，第八PMOS管P7的漏極與第六NMOS管N5的源極連接，第八PMOS管P7的柵極與第六NMOS管N5的柵極、第四NMOS管N3的漏極、第二電容CI的下極板、第六PMOS管P5的漏極及第三NMOS管N2的漏極連接，第六匪OS管N5的源極與第七匪OS管N6的漏極連接，第七NMOS管N6的柵極與第二匪OS管NI的柵極和漏極連接，第七匪OS管N6的源極接地，第四匪OS管N3的漏極與第八PMOS管P7的柵極、第六NMOS管N5的柵極、第二電容Cl的下極板、第六PMOS管P5的漏極及第三匪OS管N2的漏極連接，第四匪OS管N3的柵極與第三匪OS管N2的柵極、第五PMOS管P4的漏極及第一電容CO的上極板連接，第四匪OS管N3的源極與第五匪OS管N4的漏極連接，第五匪OS管N4的源極接地，第五NMOS管N4的柵極與第三電容C2的上極板、第八PMOS管P7的漏極、第六匪OS管N5的漏極及所述反饋鎖存模塊輸出端連接，第三電容C2的下極板接地，所述反饋鎖存模塊輸出端連接兩個串聯反相器，并輸出電壓POR。
[0012]作為優選方式，所述第一 PMOS管PO、第二 PMOS管Pl、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的寬長比相等，所述第六PMOS管P5的寬長比大于第三PMOS管P2的寬長比，所述第二匪OS管NI和第七匪OS管N6的寬長比相等，所述第三匪OS管N2、第四NMOS管N3和第五NMOS管N4的寬長比相等，所述第五NMOS管N4的寬長比大于第六PMOS管P5的寬長比的2倍，設定第η個PMOS管Ρ(η—υ的寬長比為(W/L)_P(n—υ，第η個匪OS管Ν(η—υ的寬長比為(W/L)N(n—υ，則
[0013](ff/L)po= (ff/L)pi= (W/L)p2 = (W/L)p3= (W/L)p4= (W/L)p6,
[0014](ff/L)p5>(ff/L)p2,
[0015](W/L)ni=(W/L)n6,
[0016](W/L)n2=(W/L)n3= (W/L)N4>2*(W/L)p5o
[0017]作為優選方式，所述第一電容CO的電容值大于第二電容Cl的電容值，第二電容Cl的電容值大于第三電容C2的電容值，即0)>&>(:2。
[0018]本實用新型采用上述方案，通過上電復位模塊設兩個串聯開關，通過調整兩個串聯開關的閉合或斷開，可調整充電電流，進而調整上電復位時間，避免增加芯片面積、改變芯片的布局。
[0019]本實用新型采用上述方案，與現有技術相比，具有如下有益效果:
[0020]1、本實用新型通過上電復位模塊設兩個串聯開關，通過調整兩個串聯開關的閉合或斷開，可調整充電電流，進而調整上電復位時間，避免增加芯片面積、改變芯片的布局；
[0021]2、本實用新型采用反饋鎖存模塊將上電復位模塊產生的上電復位電壓信號進行鎖存，可有效抑制上電階段電源電壓在反相器輸入電壓VIL?VIH之間抖動，輸出穩定的上電復位信號，避免上電復位電壓信號出現跳變的情況；
[0022]3、本實用新型通過反饋鎖存模塊設兩個匪OS管串聯組成的反饋支路，通過開啟反饋支路，反饋上電復位電壓信號，可實現加速穩定輸出上電復位電壓信號；
[0023]4、本實用新型所采用的技術方案簡單，具有很好的實用性。
【附圖說明】
[0024]圖1為本實用新型的上電復位電路原理結構示意圖。
【具體實施方式】
[0025]現結合附圖和【具體實施方式】對本實用新型進一步說明。
[0026]參見圖1，本實用新型的上電復位電路，包括順次電性連接的偏置電流產生模塊1000、上電復位模塊2000及反饋鎖存模塊3000。其中，偏置電流產生模塊1000用于產生偏置電流;上電復位模塊2000用于產生上電復位電壓信號，其中，上電復位模塊還設有兩個串聯開關，通過調整兩個串聯開關的閉合或斷開，可調整充電電流，進而調整上電復位時間；反饋鎖存模塊3000用于將上電復位模塊產生的上電復位電壓信號進行鎖存，可有效抑制上電階段電源電壓在反相器輸入電壓Vil?Vih之間抖動，避免輸出的上電復位電壓信號出現跳變的情況，其中反饋鎖存模塊還設有兩個NMOS管串聯組成的反饋支路，通過開啟反饋支路，反饋上電復位電壓信號，可實現加速穩定輸出上電復位電壓信號。本實施例中，反饋支路為第四NMOS管N3和第五NMOS管N4串聯組成的支路。
[0027]作為一個優選的實施例，參見圖1，偏置電流產生模塊包括第一PMOS管PO、第二PMOS管Pl、第一 NMOS管NO、第二 NMOS管NI及電阻RO;第一 PMOS管PO的源極連接電源電壓，第一 PMOS管PO的柵極與漏極相連，第一 PMOS管PO的柵極與第二 PMOS管Pl的柵極連接，第一PMOS管PO的漏極與電阻RO的輸入端連接，電阻RO的輸出端第一 NMOS管NO的漏極連接，第一WOS管NO的柵極連接電源電壓，第一匪OS管NO的源極接地，第二PMOS管PI的源極連接電源電壓，第二 PMOS管Pl的柵極與第一 PMOS管PO的柵極連接，第二 PMOS管Pl的漏極與第二匪OS管NI的漏極連接，第二 NMOS管NI的漏極與柵極相連，第二 NMOS管NI的源極接地。
[0028]上電復位模塊包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一開關K0、第二開關Kl、第三匪OS管N2、第一電容CO及第二電容Cl;第三PMOS管P2的源極連接電源電壓，第三PMOS管P2的柵極與第一PMOS管PO的柵極、第二PMOS管Pl的柵極、第四PMOS管P3的柵極及第五PMOS管P4的柵極連接，第三PMOS管P2的漏極與第四PMOS管P3的源極連接，第四PMOS管P3的漏極與源極通過第一開關KO連接，第四PMOS管P3的漏極與第五PMOS管P4的源極連接，第五PMOS管P4的漏極與源極通過第二開關Kl連接，第五PMOS管P4的漏極與第一電容CO的上極板及第三NMOS管N2的柵極連接，第一電容CO的下極板接地，第六PMOS管P5的源極連接電源電壓，第六PMOS管P5的柵極與第三PMOS管P2的柵極、第一 PMOS管PO的柵極及第二 PMOS管Pl的柵極連接，第六PMOS管P5的漏極與第三NMOS管N2的漏極及第二電容Cl的下極板連接，第三匪OS管N2的柵極與第五PMOS管P4的漏極及第一電容CO的上極板連接，第三NMOS管N2的源極接地，第二電容Cl的上極板連接電源電壓，第二電容Cl的下極板與第六PMOS管P5的漏極及第三NMOS管N2的漏極連接。
[0029]反饋鎖存模塊包括第七PMOS管P6、第八PMOS管P7、第四匪OS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三電容C2;第七PMOS管P6的源極接電源電壓，第七PMOS管P6的柵極與第一 PMOS管PO的柵極、第二 PMOS管Pl的柵極、第三PMOS管P2的柵極及第六PMOS管P5的柵極連接，第七PMOS管P6的漏極與第八PMOS管P7的源極連接，第八PMOS管P7的漏極與第六NMOS管N5的源極連接，第八PMOS管P7的柵極與第六NMOS管N5的柵極、第四匪OS管N3的漏極、第二電容Cl的下極板、第六PMOS管P5的漏極及第三NMOS管N2的漏極連接，第六NMOS管N5的源極與第七NMOS管N6的漏極連接，第七NMOS管N6的柵極與第二 NMOS管NI的柵極和漏極連接，第七NMOS管N6的源極接地，第四NMOS管N3的漏極與第八PMOS管P7的柵極、第六NMOS管N5的柵極、第二電容Cl的下極板、第六PMOS管P5的漏極及第三NMOS管N2的漏極連接，第四匪OS管N3的柵極與第三匪OS管N2的柵極、第五PMOS管P4的漏極及第一電容CO的上極板連接，第四NMOS管N3的源極與第五NMOS管N4的漏極連接，第五匪OS管N4的源極接地，第五NMOS管N4的柵極與第三電容C2的上極板、第八PMOS管P7的漏極、第六NMOS管N5的漏極及反饋鎖存模塊輸出端連接，第三電容C2的下極板接地，反饋鎖存模塊輸出端連接兩個串聯反相器，并輸出電壓POR。
[0030]為了實現輸出穩定的上電復位信號，避免上電階段電源電壓在反相器輸入電壓Vil?VIH之間抖動，導致上電復位輸出信號出現跳變的情況，可能會引起芯片內部其他電路模塊的異常，本實用新型利用反饋鎖存模塊將上電復位模塊產生的上電復位電壓信號進行鎖存，可有效抑制上電階段電源電壓在反相器輸入電壓Vil?Vih之間抖動，避免輸出的上電復位電壓信號出現跳變的情況，且本實用新型反饋鎖存模塊還設有兩個NMOS管串聯組成的反饋支路，通過開啟反饋支路，反饋上電復位電壓信號，可實現加速穩定輸出上電復位電壓信號。
[0031 ]本實用新型的上電復位電路的具體工作過程如下:
[0032]參見圖1中偏置產生電路1000，當電源電壓上電后，第一匪OS管NO導通，第一PMOS管PO導通，第二PMOS管Pl、第三PMOS管P2、第六PMOS管P5、第七PMOS管P6導通，初始第一電容CO上極板電壓為零，第三電容C2上極板電壓為零。
[0033]其中，為了實現較佳的預期效果，第一PMOS管PO、第二PMOS管Pl、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的寬長比相等，第六PMOS管P5的寬長比大于第三PMOS管P2的寬長比，第二匪OS管NI和第七匪OS管N6的寬長比相等，第三匪OS管N2、第四NMOS管N3和第五NMOS管N4的寬長比相等，第五NMOS管N4的寬長比大于第六PMOS管P5的寬長比的2倍，設定第η個PMOS管Ρ(η—υ的寬長比為(W/L)P(n—υ，第η個NMOS管Ν(η—υ的寬長比為(W/L)N(n—I)，則
[0034](ff/L)po= (ff/L)pi= (W/L)p2 = (W/L)p3= (W/L)p4= (W/L)p6,
[0035](W/L)p5>(W/L)p2，
[0036](W/L)ni=(W/L)n6,
[0037](W/L)n2=(W/L)n3= (W/L)n4>2*(W/L)p5。
[0038]作為優選方式，第一電容CO的電容值大于第二電容Cl的電容值，第二電容Cl的電容值大于第三電容C2的電容值，即0)>&>(:2。
[0039]假設第一開關KO和第二開關Kl斷開，因為(W/L)P5>(W/L)P2，則P5充電電流大于P2充電電流，而且第二電容Cl電容值比第一電容CO電容值小，因此第二電容Cl下極板電壓Va(即第六NMOS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7構成的反相器的輸入電壓)會較快處在高電平，同時由于第三電容C2的輔助穩壓作用，則初始階段第六NMOS管N5、第七匪OS管N6、第七PMOS管P6、第八PMOS管P7構成的反相器的輸出電壓即Vb為低電平，則第五NMOS管N4的柵極為低電平，第五NMOS管N4關閉，此時，POR輸出低電平。
[0040]隨著流過第三PMOS管P2充電電流繼續對第一電容CO充電，當第一電容CO上極板電壓大于第三NMOS管N2的開啟閾值電壓V?時，第三匪OS管N2導通，此時Cl的下極板電壓Va逐漸被拉低。
[0041 ] 當Va被拉至低電平時，則第六匪OS管N5、第七匪OS管N6、第七PMOS管P6、第八PMOS管P7構成的反相器的輸出電壓Vb翻轉到高電平，第五匪OS管N4柵極被拉高，則第五匪OS管N4導通，同時第四NMOS管N3、第五NMOS管N4的支路導通，即反饋支路導通，則可進一步加速拉低第二電容Cl下極板電壓Va，實現加速穩定輸出上電復位電壓信號。此時，第六匪OS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7構成的反相器與第四NMOS管N3和第五NMOS管N4形成反饋鎖存，有效抑制上電階段電源電壓在反相器輸入電壓Vil?Vih之間抖動，避免輸出的上電復位電壓信號出現跳變的情況，實現POR穩定快速輸出高電平，完成上電復位的過程。
[0042]現有技術中，為了實現更好地方便調整上電復位時間，避免由于調整上電復位時間，如增加上電復位時間，需要減小充電PMOS的寬長比或者增大電容面積，導致增加一定的芯片面積、改變芯片的布局。本實用新型通過上電復位模塊設兩個串聯開關，通過調整兩個串聯開關的閉合或斷開，可調整充電電流，進而調整上電復位時間，避免增加芯片面積、改變芯片的布局。
[0043]具體的，參見圖1所示，上電復位模塊2000中，通過在第四PMOS管P3的漏極與源極連接處設置第一開關KO，第五PMOS管P4的漏極與源極連接線設置第二開關Kl。
[0044]假定第一開關KO和第二開關Kl全部閉合時，第三PMOS管P2對第一電容CO的充電電流為I，上電復位信號低電平寬度為T。
[0045]當第一開關KO閉合、第二開關Kl斷開或第一開關KO斷開、第二開關Kl閉合，第三PMOS管P2支路的PMOS等效寬長比(W/L)變為第一開關KO和第二開關Kl全部閉合時的1/2，則第三PMOS管P2對第一電容CO的充電電流變為(I /2 )，上電復位信號低電平寬度變為2T。
[0046]當第一開關KO和第二開關Kl全部斷開時，第三PMOS管P2支路的PMOS等效寬長比(W/L)變為第一開關KO和第二開關Kl全部閉合時的1/3，則第三PMOS管P2對第一電容CO的充電電流變為(1/3)，上電復位信號低電平寬度變為3T。
[0047]因此，本實用新型可以通過調整開關K0、K1，進而調整上電復位時間，避免增加芯片面積、改變芯片的布局。
[0048]另外，本實用新型的上電復位電路可根據需要設計上電復位模塊2000中第三PMOS管Ρ2支路PMOS及對應開關個數，假設各對應設計為η個，則可通過調整η個開關的閉合或斷開，即可調整第三PMOS管Ρ2支路的PMOS等效寬長比(W/L)，從而調整第三PMOS管Ρ2支路充電電流，可實現上電復位低電平寬度為ηΤ(其中η為大于O的正整數)，進而調整上電復位時間，避免增加芯片面積、改變芯片的布局。
[0049]盡管結合優選實施方案具體展示和介紹了本實用新型，但所屬領域的技術人員應該明白，在不脫離所附權利要求書所限定的本實用新型的精神和范圍內，在形式上和細節上可以對本實用新型做出各種變化，均為本實用新型的保護范圍。
【主權項】
1.上電復位電路，其特征在于:包括順次電性連接的偏置電流產生模塊、上電復位模塊及反饋鎖存模塊； 所述偏置電流產生模塊用于產生偏置電流； 上電復位模塊用于產生上電復位電壓信號，其中，上電復位模塊包括兩個串聯開關，通過控制兩個串聯開關的閉合或斷開，來調整偏置電流產生模塊產生的偏置電流，進而調整上電復位時間； 所述反饋鎖存模塊用于將上電復位模塊產生的上電復位電壓信號進行鎖存，從而抑制上電階段電源電壓在反相器輸入電壓ViL?ViH之間的抖動，避免輸出的上電復位電壓信號出現跳變的情況。2.根據權利要求1所述的上電復位電路，其特征在于:所述反饋鎖存模塊還包括兩個NMOS管串聯組成的反饋支路。3.根據權利要求1或2所述的上電復位電路，其特征在于:所述偏置電流產生模塊包括第一PMOS管PO、第二PMOS管Pl、第一匪OS管NO、第二匪OS管NI及電阻R0;所述第一PMOS管PO的源極連接電源電壓，第一 PMOS管PO的柵極與漏極相連，第一 PMOS管PO的柵極與第二 PMOS管Pl的柵極連接，第一 PMOS管PO的漏極與電阻RO的輸入端連接，電阻RO的輸出端與第一NMOS管NO的漏極連接，第一 NMOS管NO的柵極連接電源電壓，第一 NMOS管NO的源極接地，所述第二 PMOS管Pl的源極連接電源電壓，第二 PMOS管Pl的柵極與第一 PMOS管PO的柵極連接，第二 PMOS管Pl的漏極所第二匪OS管NI的漏極連接，第二匪OS管NI的漏極與柵極相連，第二NMOS管NI的源極接地。4.根據權利要求3所述的上電復位電路，其特征在于:所述上電復位模塊包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一開關KO、第二開關Kl、第三NMOS管N2、第一電容CO及第二電容Cl;所述第三PMOS管P2的源極連接電源電壓，第三PMOS管P2的柵極與第一 PMOS管PO的柵極、第二 PMOS管Pl的柵極、第四PMOS管P3的柵極及第五PMOS管P4的柵極連接，第三PMOS管P2的漏極與第四PMOS管P3的源極連接，第四PMOS管P3的漏極與源極通過第一開關KO連接，第四PMOS管P3的漏極與第五PMOS管P4的源極連接，第五PMOS管P4的漏極與源極通過第二開關Kl連接，第五PMOS管P4的漏極與第一電容CO的上極板及第三NMOS管N2的柵極連接，第一電容CO的下極板接地，第六PMOS管P5的源極連接電源電壓，第六PMOS管P5的柵極與第三PMOS管P2的柵極、第一 PMOS管PO的柵極及第二 PMOS管Pl的柵極連接，第六PMOS管P5的漏極與第三NMOS管N2的漏極及第二電容Cl的下極板連接，第三NMOS管N2的柵極與第五PMOS管P4的漏極及第一電容CO的上極板連接，第三NMOS管N2的源極接地，所述第二電容Cl的上極板連接電源電壓，第二電容Cl的下極板與第六PMOS管P5的漏極及第三NMOS管N2的漏極連接。5.根據權利要求4所述的上電復位電路，其特征在于:所述反饋鎖存模塊包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三電容C2;所述第七PMOS管P6的源極接電源電壓，第七PMOS管P6的柵極與第一 PMOS管PO的柵極、第二PMOS管PI的柵極、第三PMOS管P2的柵極及第六PMOS管P5的柵極連接，第七PMOS管P6的漏極與第八PMOS管P7的源極連接，第八PMOS管P7的漏極與第六WOS管N5的源極連接，第八PMOS管P7的柵極與第六NMOS管N5的柵極、第四NMOS管N3的漏極、第二電容Cl的下極板、第六PMOS管P5的漏極及第三NMOS管N2的漏極連接，第六NMOS管N5的源極與第七NMOS管N6的漏極連接，第七NMOS管N6的柵極與第二 NMOS管NI的柵極和漏極連接，第七NMOS管N6的源極接地，第四NMOS管N3的漏極與第八PMOS管P7的柵極、第六NMOS管N5的柵極、第二電容Cl的下極板、第六PMOS管P5的漏極及第三匪OS管N2的漏極連接，第四NMOS管N3的柵極與第三NMOS管N2的柵極、第五PMOS管P4的漏極及第一電容CO的上極板連接，第四NMOS管N3的源極與第五匪OS管N4的漏極連接，第五NMOS管N4的源極接地，第五匪OS管N4的柵極與第三電容C2的上極板、第八PMOS管P7的漏極、第六NMOS管N5的漏極及所述反饋鎖存模塊輸出端連接，第三電容C2的下極板接地，所述反饋鎖存模塊輸出端連接兩個串聯反相器，并輸出電壓POR。6.根據權利要求5所述的上電復位電路，其特征在于:所述第一PMOS管PO、第二 PMOS管Pl、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的寬長比相等，所述第六PMOS管P5的寬長比大于第三PMOS管P2的寬長比，所述第二NMOS管NI和第七NMOS管N6的寬長比相等，所述第三NMOS管N2、第四NMOS管N3和第五NMOS管N4的寬長比相等，所述第五NMOS管N4的寬長比大于第六PMOS管P5的寬長比的2倍，設定第η個PMOS管Ρ(η—υ的寬長比為(W/L)P(n—υ，第 η 個 NMOS 管 Ν(η—υ 的寬長比為(W/L)N(n—υ，則(ff/L)po= (ff/L)pi= (W/L)p2= (W/L)p3= (W/L)p4= (W/L)p6,(ff/L)p5>(ff/L)p2,(W/L)ni=(W/L)n6,(W/L)n2= (W/L)n3= (W/L)n4>2*(W/L)p5o7.根據權利要求5所述的上電復位電路，其特征在于:所述第一電容CO的電容值大于第二電容Cl的電容值，第二電容Cl的電容值大于第三電容C2的電容值，即0)>&>(:2。
【文檔編號】H03K17/22GK205490463SQ201620290397
【公開日】2016年8月17日
【申請日】2016年4月8日
【發明人】楊瑞聰, 林桂江, 廖建平, 楊鳳炳, 任連峰, 劉玉山, 沈濱旭
【申請人】廈門新頁微電子技術有限公司