兼容pecl/ttl/cmos電平的輸出電路的制作方法
【技術領域】
[0001] 本實用新型設及一種輸出電路，尤其設及一種兼容陽化/1TL/CM0S電平的輸出電 路。
【背景技術】
[0002] PECL(positiveemittercoupledlogic)、TTL(transistor-transistorlogic)、 CM0S(complementarymetaloxidesemiconductor)是S種常見的邏輯電平標準，常用于 3. 3或5V供電的電子器件的通信接口中。其邏輯電平定義如下：
[0003]
[0004] 表1.邏輯電平標準
[0005] 傳統的陽化電平輸出驅動電路需要采用NPNbipolar器件來實現，1TL/CM0S可W 采用CMOS器件來實現。同時對于許多集成電路產品，由于不同的應用場合需要，要求同時 提供PE化/1TL/CM0SS種不同的輸出邏輯電平接口。傳統方法需要使用3個管腳（PIN1/ 0)來實現，運樣的代價將是占用有限的管腳資源，造成忍片成本增加，同時也對于忍片產品 的應用PCB布板造成不方便。 【實用新型內容】
[0006] 本實用新型所要解決的主要技術問題是提供一種輸出電路，能夠兼容PE化/!TL/ CMOS電平的輸出，使用者可W根據需要自由選擇需要的邏輯電平標準。
[0007] 為了解決上述的技術問題，本實用新型提供了一種兼容陽化/1TL/CM0S電平的輸 出電路，包括：
[0008]一路輸入信號INPUT和兩路選擇信號SEL0/S化1，其通過一邏輯控制模塊分 別輸出控制電平N1、P2、P3至NMOS管Ni、PMOS管PzW及PMOS管P3的柵極；其中，
[0009] 當第一選擇信號SELO為低電平時；若INPUT為高電平，輸出電平為PE化高電平； 若INPUT為低電平，輸出電平為PE化低電平；
[0010] 當第一選擇信號SELO為高電平、第二選擇信號SELl為低電平時；若INPUT為高電 平，輸出電平為TTL高電平；若INPUT為低電平，輸出電平為TTL低電平；
[0011] 當第一選擇信號SEL0、第二選擇信號SELl均為高電平時；若INPUT為高電平，輸 出電平為CMOS高電平；若INPUT為低電平，輸出電平為CMOS低電平。
[0012] 在一較佳實施例中：所述輸入信號INPUT為CMOS電平，即高電平為Vtt,低電平為 0。
[0013] 在一較佳實施例中：所述NMOS管Ni的源極接地，漏極與PMOS管P2的漏極、PMOS 管Ps的漏極連接形成輸出端。
[0014] 在一較佳實施例中：還包括一REF生成模塊，其輸入端與輸入信號INPUT連接，輸 出端連接一反饋回路；所述反饋回路的輸出電平等于所述REF生成模塊的輸出參考電平。
[0015] 在一較佳實施例中：所述反饋回路包括OP-AMP運放W及PMOS管Pi。
[0016] 在一較佳實施例中：所述OP-AMP運放的負極輸入端與REF生成模塊的輸出端連 接、輸出端與PMOS管Pi的柵極連接、正極輸入端與PMOS管P1的漏極連接。
[0017] 在一較佳實施例中：所述REF生成模塊包括PMOS管P4,其柵極與輸入電平INPUT 連接；漏極通過電流源Il接地，源極為輸出端；另有一電流源IO連接于PMOS管P4的源極 與地之間，W及上拉電阻R連接于PMOS管P4的源極與V之間。
[001引在一較佳實施例中：所述R邸生成模塊的輸出電平Vkw的計算公式為：=y('(.-R^UO+INPUT* /1)。
[0019] 在一較佳實施例中：所述電阻R和電流源I0、I1設計滿足如下計算式：R*(I0+I1) =1. 7V，R*I0 =IV。
[0020] 相較于現有技術，本實用新型具有W下有益效果：
[0021] 本實用新型提供了一種兼容PE化/1TL/CM0S電平的輸出電路可應用在集成電路 忍片產品中，利用忍片內部的編程控制位，實現在通過單個輸出管腳（I/0PIN)上復用輸出 陽CL/TTL/CM0SS種不同的邏輯接口電平，提高了忍片產品應用的適用性及便利性。
【附圖說明】
[0022] 圖1為本實用新型優選實施例的電路圖；
[0023] 圖2為本實用新型優選實施例中REF生成模塊的電路圖。
【具體實施方式】
[0024] 下文結合附圖和具體實施例對本實用新型做進一步說明。 陽02引參考圖1，一種兼容陽化/TTL/CM0S電平的輸出電路，包括： 陽0%] -路輸入信號INPUT和兩路選擇信號SEL0/S化1 ;所述輸入信號INPUT為CMOS電 平，即高電平為Vee,低電平為0。輸入信號INPUT和兩路選擇信號SEL0/SEL1通過一邏輯控 制模塊分別輸出控制電平N1、P2、P3至NMOS管Ni、PM0S管PzW及PMOS管P3的柵極；其中， m=SEU)*IPUNT、Pl=SELQ*SEL\*INPUT'P3 =沈LO;因此輸出信號INPUT、選擇信 號SEL0、S化1W及控制電平N1、P2、P3的邏輯關系真值表如下：
[0027]
陽02引 表2
[0029] 所述NMOS管Ni的源極接地，漏極與PMOS管P2的漏極、PMOS管P3的漏極連接形成 輸出端。
[0030] W及一REF生成模塊，其輸入端與輸入信號INPUT連接，輸出端連接一反饋回路； 所述反饋回路的輸出電平等于所述REF生成模塊的輸出參考電平。
[0031] 所述反饋回路包括OP-AMP運放W及PMOS管Pi。所述OP-AMP運放的負極輸入端 與REF生成模塊的輸出端連接、輸出端與PMOS管Pi的柵極連接、正極輸入端與PMOS管P1 的漏極連接。
[0032] 所述REF生成模塊包括PMOS管P4,其柵極與輸入電平INPUT連接；漏極通過電流 源Il接地，源極為輸出端；另有一電流源IO連接于PMOS管P4的源極與地之間，W及上拉 電阻R連接于PMOS管P4的源極與VCC之間。所述REF生成模塊的輸出電平VKW的計算公式 為： 陽的3] 戸*因' =-嚴氣巧奪勘奶T*il)
[0034] 下面具體分析每種狀態下，所述輸出電路的輸出電平邏輯： 陽03引 1)參考表2，當SELO為0時，當SELO為0時，無論SELO為0或1，控制電平Nl、P2、 P3均為0、1、0。因此NMOS管Ni關斷、PMOS管Pz關斷、PMOS管導通。因此，此時輸出的 電平為反饋回路的輸出參考電平。又如前所述，反饋回來的輸出參考電平等于REF生成模 塊的輸出電平Vkw。其計算值為：
[0036] f邸f=Kec-巧 * (/0 +INPUT* /i}
[0037] 因此，當INPUT為高電平時，PMOS管P4關斷，VKEP=Vcc-R*I〇,因此設計電阻R和電 流源IO滿足R*I〇 =IV，即可使得Vkw=VCC-1，從而滿足陽化高電平的輸出條件。 陽03引 同理，當INPUT為低電平時，PMOS管Pa導通，VKEF=VCC-R* (lO+n)，因此設計電阻 R和電流源IO滿足R* (10+11) = 1.7V，即可使得Vkep=Vc廣1.7,從而滿足陽化低電平的 輸出條件。
[0039] 2)當第一選擇信號SELO為1、第二選擇信號SELl為O時追制電平P2、P3均為1， 因此PMOS管Pz和PMOS管P3總是處于關斷狀態，因此，此時輸出的電平呈開漏的狀態。當INPUT為高電平時，控制電平Nl為0,NMOS管Ni關斷，輸出為高電平，滿足TTL高電平的輸 出條件。 W40] 同理，當INPUT為低電平時，控制電平NI為1，NMOS管Ni導通，輸出為低電平，滿 足TTL低電平的輸出條件。
[OOW如當第一選擇信號SELO為1、第二選擇信號SELl為1時追制電平P3、總為高電 平，因此PMOS管Ps總是處于關斷狀態。當INPUT為高電平時，控制電平Nl為0,P2為0， NMOS管Ni關斷，PMOS管P2導通；輸出為高電平，滿足CMOS高電平的輸出條件。
[0042] 同理，當INPUT為低電平時，控制電平Nl為1，P2為LNMOS管Ni導通，PMOS管？2 關斷；輸出為低電平，滿足CMOS低電平的輸出條件。
[0043] W上所述，僅為本實用新型較佳的【具體實施方式】，但本實用新型的保護范圍并不 局限于此，任何熟悉本技術領域的技術人員在本實用新型掲露的技術范圍內，可輕易想到 的變化或替換，都應涵蓋在本實用新型的保護范圍之內。因此，本實用新型的保護范圍應該 W權利要求的保護范圍為準。
【主權項】
1. 一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于包括： 一路輸入信號INPUT和兩路選擇信號SEL0/SEL1，其通過一邏輯控制模塊分別輸出控 制電平N1、P2、P3至NM0S管以及PM0S管？3的柵極；其中，當第一選擇信號SEL0為低電平時；若INPUT為高電平，輸出電平為PECL高電平；若 INPUT為低電平，輸出電平為PECL低電平； 當第一選擇信號SEL0為高電平、第二選擇信號SEL1為低電平時；若INPUT為高電平， 輸出電平為TTL高電平；若INPUT為低電平，輸出電平為TTL低電平； 當第一選擇信號SEL0、第二選擇信號SEL1均為高電平時；若INPUT為高電平，輸出電 平為CMOS高電平；若INPUT為低電平，輸出電平為CMOS低電平。2. 根據權利要求1所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述輸入信號INPUT為CMOS電平，即高電平為Vee，低電平為0。3. 根據權利要求2所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述NM0S管&的源極接地，漏極與PM0S管P 2的漏極、PM0S管P 3的漏極連接形成輸出端。4. 根據權利要求3所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：還 包括一 REF生成模塊，其輸入端與輸入信號INPUT連接，輸出端連接一反饋回路；所述反饋 回路的輸出電平等于所述REF生成模塊的輸出參考電平。5. 根據權利要求4所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述反饋回路包括OP-AMP運放以及PM0S管P1D6. 根據權利要求5所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述OP-AMP運放的負極輸入端與REF生成模塊的輸出端連接、輸出端與PM0S管Pi的柵極連 接、正極輸入端與PM0S管Pi的漏極連接。7. 根據權利要求6所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述REF生成模塊包括PM0S管P4，其柵極與輸入電平INPUT連接；漏極通過電流源II接地， 源極為輸出端；另有一電流源10連接于PM0S管P4的源極與地之間，以及上拉電阻R連接 于PM0S管？4的源極與V 之間。8. 根據權利要求7所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述REF生成模塊的輸出電平VREF的計算公式為：9. 根據權利要求8所述的一種兼容PECL/TTL/CMOS電平的輸出電路，其特征在于：所 述電阻R和電流源10、II設計滿足如下計算式：R*(I0+I1) = 1. 7V，R*I0 = IV。
【專利摘要】本實用新型提供了一種兼容PECL/TTL/CMOS電平的輸出電路，包括：一路輸入信號INPUT和兩路選擇信號SEL0/SEL1，其通過一邏輯控制模塊分別輸出控制電平N1、P2、P3至NMOS管N1、PMOS管P2以及PMOS管P3的柵極；其中，P3＝SEL0；通過邏輯控制模塊使得控制電平控制NMOS管N1、PMOS管P2以及PMOS管P3的導通或關斷，使得輸出電平分別滿足PECL/TTL/CMOS的邏輯輸出標準。
【IPC分類】H03K19/0185
【公開號】CN205039798
【申請號】CN201520752787
【發明人】林少衡
【申請人】廈門優迅高速芯片有限公司
【公開日】2016年2月17日
【申請日】2015年9月25日