一種數字信號處理器的時鐘產生電路的制作方法
【技術領域】
[0001]本實用新型涉及一種數字信號處理器的時鐘產生電路
【背景技術】
[0002]隨著天氣雷達和計算機技術的發展，當前主流的天氣雷達信號處理器均采用具有高性能處理能力和高速通信接口的數字信號處理系統。具有高性能處理能力的數字信號處理系統會搭載多片可獨立控制的可編程器件，各器件之間相互協助，完成更為負責的數據處理。
[0003]通常來說，天氣雷達信號處理器包括處理回波信號、產生控制信號以及交互雷達命令和數據等功能。在信號處理器中，為簡化高性能數字信號處理器的設計復雜度以及調試難度，我們將各功能模塊相對獨立，采用三個可編程器件來協助完成天氣雷達信號處理器的各個功能，這三個可編程器件即為控制信號產生及雷達狀態采集器、回波信號處理及總線數據轉發器、高速通信接口。此時，為保證各模塊之間數據傳輸的正確性和傳輸效率，三個可編程器件的時鐘相參性就變得非常重要。
[0004]為上述三個可編程器件提供時鐘的傳統時鐘產生電路主要包括如下兩種:
[0005]1、如圖1所示，直接采用三個高穩定度的晶振即晶體振蕩器為三個可編程器件分別提供時鐘，根據三個可編程器件對時鐘頻率以及幅度的具體要求，選擇合理的時鐘使其正常工作。
[0006]上述時鐘產生電路存在如下缺點:
[0007](I)由于三個可編程器件之間的時鐘相對獨立，不具任何相位和頻率的參考性，所以在數據傳輸時，很難同時滿足高傳輸效率和數據正確率的要求；
[0008](2)由于晶振的振蕩幅度較大，使用晶振對整板信號具有一定干擾，而晶振數量越多，干擾信號也就越多，對模擬部分的性能惡化就越嚴重；
[0009](3)部分接口器件在某些特定使用場合下其時鐘頻率并非標稱值，所以晶振難以滿足使用要求，導致通用性較差。
[0010]2、如圖2所示，采用可編程器件CPLD或FPGA作為時鐘發生器，利用晶振提供初始始終形成始終發生電路，CPLD內部不具備鎖相環電路，所以可選擇高倍時鐘分頻的方法獲取三個可編程器件的時鐘，FPGA內部具有鎖相環電路，也可調用FPGA內部的鎖相環電路直接完成從一個信號到多個信號的轉換。
[0011]上述時鐘產生電路存在如下缺點:
[0012](I)由于三個可編程器件的時鐘頻率需求不同，若采用CPLD分頻獲取的方法，那么輸入時鐘頻率必須是三個可編程器件時鐘的公倍數，常用的晶振頻率不一定能滿足要求；
[0013](2)由于FPGA的外圍配置以及供電要求都更加復雜，所以基于FPGA的時鐘發生電路具有體積大、成本尚以及調試復雜等缺點。【實用新型內容】
[0014]本實用新型的目的就在于為了解決上述問題而提供一種僅采用一個晶振且干擾小、通用性強的數字信號處理器的時鐘產生電路。
[0015]本實用新型通過以下技術方案來實現上述目的:
[0016]一種數字信號處理器的時鐘產生電路，包括晶振，還包括可編程時鐘合成器和CPLD，所述可編程時鐘合成器內設有鎖相環/分頻器、壓控振蕩器和I2C總線接口，所述CPLD內設有定時器、觸發器、移位寄存器、加法器、數據選擇器和數據比較器，所述定時器的輸出端和所述數據比較器的輸出端分別與所述觸發器的觸發輸入端連接，所述觸發器的觸發輸出端分別與所述加法器的觸發輸入端和所述移位寄存器的觸發輸入端連接，所述加法器的輸出端與所述數據選擇器的地址輸入端連接，所述數據選擇器的輸出端分別與所述移位寄存器的輸入端和所述數據比較器的輸入端對應連接，所述移位寄存器的輸出端與所述數據比較器的輸入端對應連接，所述移位寄存器的總線端口與所述I2C總線接口連接，所述晶振的輸出端與所述壓控振蕩器的輸入端連接，所述壓控振蕩器和所述I2C總線接口分別與所述鎖相環/分頻器連接，所述鎖相環/分頻器的輸出端分別與所述數字信號處理器的控制信號產生及雷達狀態采集器、回波信號處理及總線數據轉發器、高速通信接口連接。
[0017]作為優選，所述可編程時鐘合成器的型號為“⑶CE937”，所述CPLD的型號為“EPM570T100”。
[0018]本實用新型的有益效果在于:
[0019]本實用新型采用可編程時鐘合成器產生多路數字時鐘，采用CPLD基于移位寄存器實現I2C協議靈活操作可編程時鐘合成器，具有以下優點:
[0020]1、降低了數字信號處理器內數字時鐘對高速采樣的干擾；
[0021]2、降低了數字信號處理器內多模塊數據交互的復雜度，控制靈活；
[0022]3、提升了數字信號處理器內模塊通信的穩定性；
[0023]4、增強了數字信號處理器內時鐘設置的靈活性和通用性。
【附圖說明】
[0024]圖1是傳統時鐘產生電路的電路框圖之一；
[0025]圖2是傳統時鐘產生電路的電路框圖之二 ；
[0026]圖3是本實用新型所述數字信號處理器的時鐘產生電路的電路框圖。
【具體實施方式】
[0027]下面結合附圖對本實用新型作進一步說明:
[0028]如圖3所示，本實用新型所述數字信號處理器的時鐘產生電路包括晶振、型號為“CDCE937”的可編程時鐘合成器和型號為“EPM570T100”的CPLD，所述可編程時鐘合成器內設有鎖相環/分頻器、壓控振蕩器和I2C總線接口，所述CPLD內設有定時器、觸發器、移位寄存器、加法器、數據選擇器和數據比較器，定時器的輸出端和數據比較器的輸出端分別與觸發器的觸發輸入端連接，觸發器的觸發輸出端分別與加法器的觸發輸入端和移位寄存器的觸發輸入端連接，加法器的輸出端與數據選擇器的地址輸入端連接，數據選擇器的輸出端分別與移位寄存器的輸入端和數據比較器的輸入端對應連接，移位寄存器的輸出端與數據比較器的輸入端對應連接，移位寄存器的總線端口與I2C總線接口連接，晶振的輸出端與壓控振蕩器的輸入端連接，壓控振蕩器和I2C總線接口分別與鎖相環/分頻器連接，鎖相環/分頻器的輸出端分別與數字信號處理器的控制信號產生及雷達狀態采集器、回波信號處理及總線數據轉發器、高速通信接口連接。
[0029]上述結構中，定時器用于產生上電復位信號，上電后經過一定時間后電路板達到穩定狀態，進入穩態后產生復位完成信號，觸發器根據該信號發起可編程時鐘合成器的配置；觸發器用于產生配置使能信號，通過不同的復位信號以及數據比較器的輸出信號確定是否需要對可編程時鐘合成器進行配置或重新配置；加法器用于產生數據選擇器的選擇地址，根據不同的選擇地址輸出不同的值，共計64組輸出；數據選擇器內部自帶64個待選擇數據，根據加法器輸出的地址，選擇對應的數據輸出至移位寄存器；移位寄存器產生I2C時序，實現并行數據至串行數據的轉換和串行數據至并行數據的轉換，配置可編程時鐘合成器時采用并行數據轉串行數據的方式，回讀可編程時鐘合成器內部寄存器值時采用串行數據轉并行數據的方式；數據比較器用于比較回讀到的可編程時鐘合成器內部寄存器值與配置值是否一致，觸發器通過數據比較器輸出產生重新配置信號。
[0030]本實用新型采用CPLD并基于其內部的移位寄存器實現I2C協議靈活操作可編程時鐘合成器，由可編程時鐘合成器通過一個晶振的初始時鐘信號產生三個高性能數字信號處理器所需的時鐘信號，并將三個時鐘信號分別輸出給高性能數字信號處理器的控制信號產生及雷達狀態采集器、回波信號處理及總線數據轉發器、高速通信接口，為高性能數字信號處理器精確實現各種功能提供基礎。
[0031]上述實施例只是本實用新型的較佳實施例，并不是對本實用新型技術方案的限制，只要是不經過創造性勞動即可在上述實施例的基礎上實現的技術方案，均應視為落入本實用新型專利的權利保護范圍內。
【主權項】
1.一種數字信號處理器的時鐘產生電路，包括晶振，其特征在于:還包括可編程時鐘合成器和CPLD，所述可編程時鐘合成器內設有鎖相環/分頻器、壓控振蕩器和I2C總線接口，所述CPLD內設有定時器、觸發器、移位寄存器、加法器、數據選擇器和數據比較器，所述定時器的輸出端和所述數據比較器的輸出端分別與所述觸發器的觸發輸入端連接，所述觸發器的觸發輸出端分別與所述加法器的觸發輸入端和所述移位寄存器的觸發輸入端連接，所述加法器的輸出端與所述數據選擇器的地址輸入端連接，所述數據選擇器的輸出端分別與所述移位寄存器的輸入端和所述數據比較器的輸入端對應連接，所述移位寄存器的輸出端與所述數據比較器的輸入端對應連接，所述移位寄存器的總線端口與所述I2C總線接口連接，所述晶振的輸出端與所述壓控振蕩器的輸入端連接，所述壓控振蕩器和所述I2C總線接口分別與所述鎖相環/分頻器連接，所述鎖相環/分頻器的輸出端分別與所述數字信號處理器的控制信號產生及雷達狀態采集器、回波信號處理及總線數據轉發器、高速通信接口連接。2.根據權利要求1所述的數字信號處理器的時鐘產生電路，其特征在于:所述可編程時鐘合成器的型號為“CDCE937”，所述CPLD的型號為“EPM570T100”。
【專利摘要】本實用新型公開了一種數字信號處理器的時鐘產生電路，包括晶振、可編程時鐘合成器和CPLD，可編程時鐘合成器內設有鎖相環/分頻器、壓控振蕩器和I2C總線接口，CPLD內設有定時器、觸發器、移位寄存器、加法器、數據選擇器和數據比較器，用于產生控制信號的CPLD的移位寄存器與所述I2C總線接口連接，晶振與壓控振蕩器的輸入端連接，壓控振蕩器和I2C總線接口分別與鎖相環/分頻器連接，鎖相環/分頻器的輸出端分別與數字信號處理器的三個可編程器件連接。本實用新型采用可編程時鐘合成器產生多路數字時鐘，采用CPLD基于移位寄存器實現I2C協議靈活操作可編程時鐘合成器，具有干擾小、結構較為簡單、控制靈活、穩定性高、通用性強的優點。
【IPC分類】H03L7/18, H03L7/099
【公開號】CN204681338
【申請號】CN201520513027
【發明人】羅繼成
【申請人】成都遠望科技有限責任公司
【公開日】2015年9月30日
【申請日】2015年7月15日