一種新型的抗單粒子翻轉的sr鎖存器的制造方法
【專利摘要】本發明公開了一種新型的抗單粒子翻轉的SR鎖存器，包括QUATRO單元，QUATRO單元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，發明還包括外部邏輯電路，外部邏輯電路包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8。本發明通過增加的外部邏輯電路，可將QUATRO單元拓展為抗單粒子翻轉的SR鎖存器，可避免其中某一節點受到輻射影響而發生翻轉的現象。
【專利說明】
一種新型的抗單粒子翻轉的SR鎖存器
技術領域
[0001]本發明涉及一種新型的抗單粒子翻轉的SR鎖存器，屬于集成電路技術領域。【背景技術】
[0002]集成電路作為航天器件的核心，其性能和功能直接關系著航天器件的先進水平。 航天器工作的環境極為惡劣，存在著大量的高能粒子。這些粒子打擊集成電路芯片，會產生額外的電子空穴對，從而造成單粒子效應。
[0003]存儲器中產生的單粒子效應被成為單粒子反轉(SEU)，它是指由入射粒子引起的存儲單元內容的改變。SEU屬于被稱為“軟錯誤”一類錯誤，它不會對電路器件的本身造成破壞，僅使電路邏輯電平發生改變，使得存儲器存儲的數據發生變換。這對衛星或太空中的計算機的正常運行會產生影響。
[0004]過去采用了一些SEU加固技術。這些技術可以分為三類:第一類是技術加固，改變芯片制造工藝，來降低SEU發生頻率。例如Silicon-on-Sapphire，就是讓芯片生長在一個絕緣體上，以降低入射粒子引起的電荷擴展。第二類是被動固化，在電路中增加被動元件如電容或電阻以降低速度或增加翻轉狀態需要的電荷。第三類是設計固化，在電路中增加冗余或反饋，使對單粒子免疫。
[0005]在現代集成電路工藝中，D鎖存器易于設計。過去，人們提出了一種抗SEU的QUATR0 單元，參見圖1，可用作D鎖存器。QUATR0單元包括第一PM0S管P1、第二PM0S管P2、第三PM0S管 P3、第四PM0S管P4、第一匪0S管N1、第二NM0S管N2、第三匪0S管N3和第四匪0S管N4。其中，第四PM0S管P4及第二PM0S管P2的源極均接VDD，第四PM0S管P4的漏極接第四NM0S管N4的漏極并形成節點A，第二PM0S管P2的漏極接第二匪0S管N2的漏極并形成節點D，第四PM0S管P4的柵極接節點D，第二PM0S管P2的柵極接節點A，第三PM0S管P3的柵極接節點A，源極接VDD，漏極接第三NM0S管N3的漏極并形成節點B，第一 PM0S管P1的柵極接節點D，源極接VDD，漏極接第一 NM0S管N1的漏極并形成節點C，第三NM0S管N3的柵極接節點C，源極接地，第一 NM0S管N1 的柵極接節點B，源極接地，第四匪0S管N4的柵極接節點B，源極接地，第二匪0S管N2的柵極接節點C，源極接地。其內部的第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S管P4、 第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3和第四NM0S管N4分別對邏輯節點進行控制。當其中某一個節點發生翻轉時，可以通過其他三個節點的正確狀態自動將該節點的狀態恢復。該單元是與標準CMOS完全相容時，需要8個晶體管，以實現差動讀操作。
[0006]在實際應用中，SR鎖存器比D鎖存器應用更為廣泛。這是因為，用一個外部門電路， SR可以轉換成D觸發器，但D鎖存器不能轉換成SR觸發器。用三個外部門電路，SR鎖存器可以轉換成帶時鐘的D鎖存器。簡而言之，加上簡單的外部邏輯，SR鎖存器可以轉換成任何形式的鎖存器從邏輯設計者的觀點來看，SR鎖存器最靈活。
[0007]—般如果沒有對傳統抗SEU的D鎖存器內部結構的改進，多數單元是不能異步置位或復位。過去，如果需要置位或復位，一般都要同步進行，也就是說，需要時鐘。如果時鐘本身出現了問題，就沒有辦法恢復到一個已知的狀態。廣泛地說，異步置位和復位，是工作于高輻射環境下以及(實際上)所有無輻射環境下的工業領域中多數設備的首選方法。
[0008]所以，如果能夠對現有的一些抗SEU單元進行改進設計，通過增加外部電路實現鎖存功能，不僅邏輯上更加靈活，可以在最小尺寸晶體管上設計，也可以在特殊的輻射固化工藝或者標準商業工藝或者使用耐輻射布局技術的標準商業工藝中設計，對內部狀態要求沒有過度驅動，并允許異步置位和復位，將是非常好的設計方案。
【發明內容】
[0009]針對現有技術存在的不足，本發明目的是提供一種新型的抗單粒子翻轉的SR鎖存器，通過增加的外部邏輯電路，可將傳統的QUATR0單元拓展為新型抗單粒子翻轉的SR鎖存器，可避免其中某一節點受到輻射影響而發生翻轉的現象，導致存儲數據錯誤。
[0010]為了實現上述目的，本發明是通過如下的技術方案來實現:
[0011]本發明的一種新型的抗單粒子翻轉的SR鎖存器，包括QUATR0單元，所述QUATR0單元包括第一 PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S管P4、第一匪0S管N1、第二 NM0S管N2、第三NM0S管N3和第四NM0S管N4，本發明還包括外部邏輯電路，所述外部邏輯電路包括第五PM0S管P5、第六PM0S管P6、第七PM0S管P7、第八PM0S管P8、第五NM0S管N5、第六NM0S 管N6、第七NM0S管N7和第八匪0S管N8;所述第五PM0S管P5的源極接第四PM0S管P4的漏極，漏極接邏輯節點A，柵極接第五NM0S管N5的柵極并接設置輸入S;所述第五NM0S管N5的漏極接邏輯節點A，源極接地;所述第六PM0S管P6的源極接第三PM0S管P3的漏極，漏極接邏輯節點 B，柵極接第六匪0S管N6的柵極并接重置輸入R;所述第六NM0S管N6的漏極接邏輯節點B，源極接地;所述第八PM0S管P8的源極接第一 PM0S管P1的漏極，漏極接邏輯節點C，柵極接第八 NM0S管N8的柵極并接設置輸入S;所述第八NM0S管N8的漏極接邏輯節點C，源極接地;所述第七PM0S管P7的源極接第二PM0S管P2的漏極，漏極接邏輯節點D，柵極接第七NM0S管N7的柵極并接重置輸入R;所述第七NM0S管N7的漏極接邏輯節點D，源極接地。
[0012]當S = 0，R = 0時，第五PM0S管P5、第六PM0S管P6、第七PM0S管P7和第八PM0S管P8均為導通，第五NM0S管N5、第六NM0S管N6、第七NM0S管N7和第八匪0S管N8均為截止，SR鎖存器是一個QUATR0單元，用于實現SR鎖存器的保持功能；當S = 1，R = 0時，各邏輯節點AB⑶分別被置位為0101，用于實現SR鎖存器的置位功能；當S = 0，R= 1時，各邏輯節點ABCD分別被置位為1010，用于實現SR鎖存器的復位功能。[〇〇13]本發明的SR鎖存器的鎖存數據由QUATR0單元的節點數據直接輸出，提高輸出驅動能力。本發明在應用中，與現代的CMOS設計兼容，即所有的輸入都是晶體管柵極，所有的輸出都是晶體管漏極，并具有從一個工藝到另一個工藝移植設計的高擴展性。【附圖說明】
[0014]圖1為傳統的QUATR0單元；
[0015]圖2為本發明提供的新型的抗單粒子翻轉的SR鎖存器結構示意圖；
[0016]圖3為在置位狀態下，本發明鎖存器的示意電路；
[0017]圖4為在復位狀態下，本發明鎖存器的示意電路；
[0018]圖5為在保持狀態下，本發明鎖存器的示意電路。【具體實施方式】
[0019]為使本發明實現的技術手段、創作特征、達成目的與功效易于明白了解，下面結合【具體實施方式】，進一步闡述本發明。
[0020]本發明在基于QUATR0單元的基礎上，增加的PM0S管和匪0S管組成的外部邏輯電路，可將傳統的QUATR0單元拓展為新型抗單粒子翻轉的SR鎖存器，當S = 0，R = 0，增加的 PM0S導通、匪0S截止，該單元和傳統的QUATR0單元一樣，具有抗單粒子翻轉能力，實現SR鎖存器的保持功能。當S = 1，R = 0時，各邏輯節點ABCD分別為0101，即實現SR鎖存器的置位功能；當S = 0，R = 1時，各邏輯節點分別為1010即實現SR鎖存器的復位功能.[〇〇21]本發明的SR鎖存器的鎖存數據由QUATR0單元的節點數據直接輸出，提高輸出驅動能力。本發明在應用中，與現代的CMOS設計兼容，即所有的輸入都是晶體管柵極，所有的輸出都是晶體管漏極，并具有從一個工藝到另一個工藝移植設計的高擴展性。[〇〇22]如圖2所示是新型的抗單粒子翻轉的SR鎖存器。[〇〇23] 如前文所述，本發明增加的PMOS(P5，P6，P7，P8)管和NM0S管(N5，N 6，N7，N8)，實現將傳統的QUATR0單元拓展為抗單粒子翻轉的SR鎖存器。[〇〇24] 當S=1，R=0時，如圖3所示，P5截止、N5導通，A節點被置(LN6截止，P6、P3導通，B節點被置UN7截止，P7、P2導通，D節點被置UN8導通，P8截止，C節點被置0。即邏輯節點ABCD分別被置位0101，實現SR鎖存器置位功能.[〇〇25] 當S = 0，R=1時，如圖4所示，P7截止、N7導通，D節點被置(LN5截止，P5、P4導通，A節點被置UN6導通，P6截止，B節點被置(KPUP8導通，N1、N8截止，C節點被置1。即邏輯節點 AB⑶分別被置位1010，實現SR鎖存器復位功能。
[0026] 當S = 0，R = 0時，如圖5所示，？5、？6、？7、？8導通，陽、啪47、期截止。和圖1所示的 QUATR0單元一樣。當一個節點的電壓被拉低(提高)時，節點電壓由導通著的M0S管還原到原節點電壓，從而防止該單元意外翻轉，實現SR鎖存器的保持功能。[〇〇27]以上顯示和描述了本發明的基本原理和主要特征和本發明的優點。本行業的技術人員應該了解，本發明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發明的原理，在不脫離本發明精神和范圍的前提下，本發明還會有各種變化和改進，這些變化和改進都落入要求保護的本發明范圍內。本發明要求保護范圍由所附的權利要求書及其等效物界定。
【主權項】
1.一種新型的抗單粒子翻轉的SR鎖存器，包括QUATRO單元，所述QUATRO單元包括第一 PM0S管P1、第二PM0S管 P2、第三 PM0S管P3、第四 PM0S管P4、第一 NM0S管 N1、第二NM0S管N2、第 三NM0S管N3和第四NM0S管N4，其特征在于，還包括外部邏輯電路，所述外部邏輯電路包括第五PM0S管P5、第六PM0S管P6、第七PM0S 管P7、第八PM0S管P8、第五NM0S管N5、第六NM0S管N6、第七NM0S管N7和第八NM0S管N8;所述第五PM0S管P5的源極接第四PM0S管P4的漏極，漏極接邏輯節點A，柵極接第五匪0S 管N5的柵極并接設置輸入S;所述第五NM0S管N5的漏極接邏輯節點A，源極接地；所述第六PM0S管P6的源極接第三PM0S管P3的漏極，漏極接邏輯節點B，柵極接第六匪0S 管N6的柵極并接重置輸入R;所述第六NM0S管N6的漏極接邏輯節點B，源極接地；所述第八PM0S管P8的源極接第一 PM0S管P1的漏極，漏極接邏輯節點C，柵極接第八匪0S 管N8的柵極并接設置輸入S;所述第八NM0S管N8的漏極接邏輯節點C，源極接地；所述第七PM0S管P7的源極接第二PM0S管P2的漏極，漏極接邏輯節點D，柵極接第七匪0S 管N7的柵極并接重置輸入R;所述第七NM0S管N7的漏極接邏輯節點D，源極接地。2.根據權利要求1所述的新型的抗單粒子翻轉的SR鎖存器，其特征在于，當S = 0，R = 0時，第五PM0S管P5、第六PM0S管P6、第七PM0S管P7和第八PM0S管P8均為導 通，第五匪0S管N5、第六匪0S管N6、第七匪0S管N7和第八匪0S管N8均為截止，SR鎖存器是一 個QUATRO單元，用于實現SR鎖存器的保持功能；當S= 1，R=0時，各邏輯節點ABCD分別被置位為0101，用于實現SR鎖存器的置位功能；當S = 0，R= 1時，各邏輯節點AB⑶分別被置位為1010，用于實現SR鎖存器的復位功能。
【文檔編號】H03K19/0944GK106059565SQ201610454034
【公開日】2016年10月26日
【申請日】2016年6月21日
【發明人】王海濱, 顧容之, 謝迎娟, 孫洪文
【申請人】河海大學常州校區