D觸發器的制造方法
【專利摘要】本發明實施例提供了一種D觸發器，涉及觸發器領域。該D觸發器包括信號延遲電路，信號延遲電路安裝有延時電容，在信號延遲電路安裝負載電容，可利用電容的充放電作用可進一步加大輸入脈沖的上升、下降時間，從而增強了D觸發器抗單粒子的翻轉能力。
【專利說明】
D觸發器
技術領域
[0001] 本發明設及觸發器領域，具體而言，設及一種D觸發器。
【背景技術】
[0002] 在宇宙空間中，存在大量高能粒子(質子、電子、重離子)和帶電粒子。集成電路受 運些高能粒子和帶電粒子的轟擊后，集成電路中會產生電子脈沖，可能使集成電路內部節 點原有的電平發生翻轉，此效應稱為單粒子翻轉。如果單個粒子入射引起時序電路中多個 節點的存儲信息同時發生翻轉，則會導致電路產生多節點翻轉效應（Multiple Node 化set,MNU)。單粒子轟擊集成電路的線性能量轉移化inear化ergy Transf er, LET)值越 高，越容易產生單粒子翻轉W及多節點翻轉效應。單粒子翻轉和多節點翻轉都有可能使得 整個時序電路的狀態發生錯誤翻轉。航空、航天領域中使用的集成電路都會受到單粒子翻 轉的威脅，使集成電路工作不穩定，甚至產生致命的錯誤，因此開發先進的集成電路抗單粒 子翻轉加固技術尤為重要。D觸發器是時序邏輯電路中使用最多的單元之一，其抗單粒子翻 轉能力直接決定了集成電路的抗單粒子翻轉能力。對D觸發器進行電路級加固可W在較小 的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉能力。
[0003] 現有技術中的D觸發器包括兩個多路開關、兩個延遲電路、兩個保護口電路和Ξ個 反相器，實現了D觸發器的抗單粒子翻轉加固。由于采用延遲電路和保護口電路來屏蔽轟擊 產生的電子脈沖，當單粒子轟擊的LET值較高時，電子脈沖寬度會大于延遲電路的延遲時 間，使保護口電路的輸出電平發生翻轉，從而可在一定程度上降低該D觸發器的抗單粒子翻 轉能力。但是現有技術中的D觸發器的抗單粒子翻轉能力仍然不夠高。
【發明內容】
[0004] 有鑒于此，本發明實施例的目的在于提供一種D觸發器，W改善上述的問題。
[0005] 本發明提供的一種D觸發器，所述信號延遲電路用于對輸入該D觸發器的時鐘信號 進行時間延遲，所述信號延遲電路包括第一 NM0S管、第二NM0S管、延時電容、第一 PM0S管、第 二PM0S管、第一輸入端W及第一輸出端，所述延時電容的正極、所述第一 NM0S管的柵極、所 述第一 PM0S管的柵極W及所述第一輸入端電連接，所述第一 PM0S管的漏極、所述第一醒0S 管的漏極、所述第二PM0S管的柵極W及所述第二NM0S管的柵極電連接，所述第二PM0S管的 漏極、所述第二NM0S管的漏極W及所述第一輸出端電連接。
[0006] 進一步地，所述延時電容為瓷介電容。
[0007] 進一步地，所述延時電容為電解電容。
[000引進一步地，所述延時電容為第SNM0S管，所述第SNM0S管的柵極、所述第一醒0S管 的柵極、所述第一 PM0S管的柵極W及所述第一輸入端電連接，所述第SNM0S管的源極與漏 極接地。
[0009]進一步地，所述D觸發器還包括時鐘電路、主鎖存器、從鎖存器、第一反相電路W及 第二反相電路，所述時鐘電路包括有一個第二輸入端與兩個第二輸出端，所述主鎖存器包 括有四個第Ξ輸入端與一個第Ξ輸出端，所述從鎖存器包括一個第四輸入端與兩個第四輸 出端，所述第一反相電路包括一個第五輸入端與一個第五輸出端，所述第二反相電路包括 一個第六輸入端W及一個第六輸出端，所述第一輸入端、所述第一輸出端分別與一個所述 第Ξ輸入端電連接，每個所述第二輸出端分別與所述一個所述第Ξ輸入端、一個所述第四 輸入端電連接，所述第Ξ輸出端與所述第四輸入端電連接，兩個第四輸出端分別與所述第 五輸入端、第六輸入端電連接。
[0010] 進一步地，所述時鐘電路還包括第SPMOS管、第四PMOS管、第四醒0S管W及第五 醒0S管，所述第SPMOS管的柵極、所述第四PMOS管的柵極、所述第二輸入端連接電連接，所 述第SPMOS管的漏極、所述第四NMOS管的漏極W及一個用于輸出反向時鐘信號的第二輸出 端電連接，所述第四PMOS管的柵極、所述第五NMOS管的柵極W及所述用于輸出反向時鐘信 號的第二輸出端電連接，所述第四PMOS管的漏極、所述第五醒0S管的漏極W及一個用于輸 出時鐘信號的第二輸出端電連接。
[0011] 進一步地，所述主鎖存器還包括第五PM0S管、第六PM0S管、第屯PM0S管、第八PM0S 管、第九?]?05管、第十?]?05管、第^^一PM0S管、第十二PM0S管、第十SPM0S管、第十四PM0S管、 第六匪05管、第屯醒05管、第八匪05管、第九匪05管、第十醒05管、第^^一匪0S管、第十二 NM0S管、第十^NMOS管、第十四NM0S管W及第十五NM0S管，所述第六PM0S管的柵極與所述用 于輸出時鐘信號的第二輸出端連接，所述第六NM0S管的柵極與所述用于輸出反向時鐘信號 的第二輸出端電連接，所述第五PM0S管的柵極、所述第屯醒0S管的柵極W及第一輸入端電 連接，所述第屯PM0S管的柵極、所述第九NM0S管的柵極、所述第一輸出端電連接，所述第八 PM0S管的柵極與所述用于輸出時鐘信號的第二輸出端連接，所述第八NM0S管的柵極與所述 用于輸出反向時鐘信號的第二輸出端電連接，所述第五PM0S管的漏極與所述第六PM0S管的 源極電連接，所述第六PM0S管的漏極、所述第六醒0S管的柵極、所述第十醒0S管的柵極、所 述第十PM0S管的柵極、第十二PM0S管的漏極W及第十二匪0S管的漏極電連接，所述第六 NM0S管的源極與所述第屯NM0S管的漏極電連接，所述第屯PM0S管的漏極與所述第八PM0S管 的源極電連接，所述第八PM0S管的漏極、所述第八醒0S管的漏極、所述第九PM0S管的柵極、 所述第十一 NM0S管的柵極、第十四PM0S管的漏極W及所述第十四醒0S管的漏極電連接，所 述第八NM0S管的源極與所述第九NM0S管的漏極連接，所述第九PM0S管的漏極、所述第十 醒0S管的漏極、第十SNM0S管的柵極、所述第十SPM0S管的柵極W及用于輸出第一級信號 的輸出端電連接，所述第十PM0S管的漏極、所述第十一 NM0S管的漏極、所述第十一 PM0S管的 柵極W及所述第十五NM0S管的柵極電連接，所述第十一 PM0S管的漏極與所述第十二PM0S管 的源極電連接，所述第十二NM0S管的源極、所述第十Ξ醒0S管的漏極電連接，所述第十Ξ POMS管的漏極與所述第十四PM0S管的源極電連接，所述第十四NM0S管的源極與所述第十五 NM0S管的漏極電連接。
[0012] 進一步地，所述從鎖存器還包括第十五PM0S管、第十六PM0S管、第十屯PM0S管、第 十八?]?05管、第十九?]?05管、第二十?]?05管、第二^^一PM0S管、第二十二PM0S管、第二十Ξ PM0S管、第二十四PM0S管、第十六NM0S管、第十屯醒0S管、第十八NM0S管、第十九醒0S管、第 二十醒05管、第二^-一醒0S管、第二十二醒0S管、第二十Ξ醒0S管、第二十四醒0S管W及第 二十五NM0S管，用于輸入第一級信號的第四輸入端、所述第十五PM0S管的柵極、所述第十屯 PM0S管的柵極、所述第十屯匪0S管的柵極、所述第十九醒0S管的柵極電連接，所述第十五 PMOS管的漏極與所述第十六PMOS管的源極電連接，所述第十六PMOS管的的柵極與所述用于 輸入反向時鐘信號的第四輸入端連接，所述第十六PM0S管的漏極、所述第十六NM0S管的漏 極、第二十PMOS管的柵極、所述第二十二PMOS管的漏極、所述第二十二醒0S管的漏極電連 接，所述第十六NM0S管的源極、所述第十屯醒0S管的漏極電連接，所述第十六NM0S管的柵極 與用于輸入時鐘信號的第四輸入端電連接，所述第十屯PMOS管的漏極與所述第十八PMOS管 的源極電連接，所述第十八PMOS管的柵極與所述用于輸入第一級信號的第四輸入端連接， 所述第十八NM0S管的源極、所述第十九NM0S管的漏極電連接，所述第十九PMOS管的漏極、所 述第二十醒0S管的漏極、所述第二十Ξ醒0S管的柵極、所述第二十SPM0S管的柵極W及用 于輸出第二級信號的第四輸出端電連接，所述第二十PMOS管的漏極、所述第二十一醒0S管 的漏極、所述第二十一 PMOS管的柵極W及所述第二十五醒0S管的柵極電連接，所述第二十 一 PMOS管的漏極與所述第二十二PMOS管的源極，所述第二十二NM0S管的源極與所述第二十 Ξ醒0S管的漏極電連接，所述第二十SPM0S管的漏極與所述第二十四PMOS管的源極電連 接，所述第二十四PMOS管的柵極與用于輸入時鐘信號的第四輸入端連接，所述第二十四 NM0S管的源極、所述第二十五NM0S管的漏極電連接。
[0013] 進一步地，所述第一反相電路還包括第二十五PMOS管、第二十六醒0S管，所述第二 十五PMOS管的柵極、所述第二十六NM0S管的柵極W及用于輸入第二級信號的第五輸入端電 連接，所述第二十五PMOS管的漏極、所述第二十六NM0S管的漏極W及第五輸出端電連接。
[0014] 進一步地，所述第二反相電路還包括第二十六PMOS管、第二十屯醒0S管，所述第二 十六PMOS管的柵極、所述第二十屯NM0S管的柵極W及用于輸入第二級反向信號的第六輸入 端電連接，所述第二十六PMOS管的漏極、所述第二十屯醒0S管的漏極W及第六輸出端電連 接。
[0015] 與現有技術相比，本發明的提供的一種D觸發器，由于信號延遲電路輸入對的脈沖 信號的上升、下降時間越大，從而輸出的脈沖信號上升、下降延遲也越大，因此使得D觸發器 能抗住脈沖信號寬度越大，可W抗單粒子翻轉的線性能量轉移化inear化ergy化ansfer， LET)值也越大，從而抗單粒子的翻轉能力更大。在信號延遲電路安裝延時電容，可利用延時 電容的充放電作用可進一步加大輸入脈沖信號的上升、下降時間，從而增強了D觸發器抗單 粒子的翻轉能力。
[0016] 為使本發明的上述目的、特征和優點能更明顯易懂，下文特舉較佳實施例，并配合 所附附圖，作詳細說明如下。
【附圖說明】
[0017] 為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例 中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是 本發明一部分實施例，而不是全部的實施例。通常在此處附圖中描述和示出的本發明實施 例的組件可各種不同的配置來布置和設計。因此，W下對在附圖中提供的本發明的實 施例的詳細描述并非旨在限制要求保護的本發明的范圍，而是僅僅表示本發明的選定實施 例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的 所有其他實施例，都屬于本發明保護的范圍。
[0018] 圖1為本發明實施例提供的一種觸發器的電路連接框圖；
[0019] 圖2為本發明實施例提供的信號延遲電路的電路連接框圖；
[0020] 圖3為本發明實施例提供的時鐘電路的電路結構示意圖；
[0021 ]圖4為本發明實施例提供的主鎖存器的電路結構示意圖；
[0022] 圖5為本發明實施例提供的從鎖存器的電路結構示意圖；
[0023] 圖6為本發明實施例提供的第一反相電路的電路結構示意圖；
[0024] 圖7為本發明實施例提供的第二反相電路的電路結構示意圖。
[0025] 其中，附圖標記與部件名稱之間的對應關系如下:D觸發器100,信號延遲電路101， 時鐘電路102,主鎖存器103,從鎖存器104,第一反相電路105,第二反相電路106。
【具體實施方式】
[0026] 下面將結合本發明實施例中附圖，對本發明實施例中的技術方案進行清楚、完整 地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。通常在 此處附圖中描述和示出的本發明實施例的組件可各種不同的配置來布置和設計。因 此，W下對在附圖中提供的本發明的實施例的詳細描述并非旨在限制要求保護的本發明的 范圍，而是僅僅表示本發明的選定實施例。基于本發明的實施例，本領域技術人員在沒有做 出創造性勞動的前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0027] 應注意到:相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一 個附圖中被定義，則在隨后的附圖中不需要對其進行進一步定義和解釋。同時，在本發明的 描述中，術語"第一"、"第二"等僅用于區分描述，而不能理解為指示或暗示相對重要性。
[0028] 在宇宙空間中，存在大量高能粒子(質子、電子、重離子)和帶電粒子。集成電路受 運些高能粒子和帶電粒子的轟擊后，集成電路中會產生電子脈沖，可能使集成電路內部節 點原有的電平發生翻轉，此效應稱為單粒子翻轉。單粒子轟擊集成電路的線性能量轉移 化inear Energy Transfer,LET)值越高，產生的電子脈沖越強。航空、航天領域中使用的集 成電路都會受到單粒子翻轉的威脅，使集成電路工作不穩定，甚至產生致命的錯誤，因此開 發先進的集成電路抗單粒子翻轉加固技術尤為重要。D觸發器是時序邏輯電路中使用最多 的單元之一，其抗單粒子翻轉能力直接決定了集成電路的抗單粒子翻轉能力。對D觸發器進 行電路級加固可W在較小的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉 能力。
[0029] 現有技術中的D觸發器包括兩個多路開關、兩個延遲電路、兩個保護口電路和Ξ個 反相器，實現了D觸發器的抗單粒子翻轉加固。由于采用延遲電路和保護口電路來屏蔽轟擊 產生的電子脈沖，當單粒子轟擊的LET值較高時，電子脈沖寬度會大于延遲電路的延遲時 間，使保護口電路的輸出電平發生翻轉，從而可在一定程度上降低該D觸發器的抗單粒子翻 轉能力。但是現有技術中的D觸發器的抗單粒子翻轉能力仍然不夠高。
[0030] 有鑒于此，發明人經過長期觀察和研究發現，提供了一種D觸發器。該D觸發器包括 信號延遲電路，信號延遲電路安裝有延時電容，在信號延遲電路安裝負載電容，可利用電容 的充放電作用可進一步加大輸入脈沖的上升、下降時間，從而增強了D觸發器抗單粒子的翻 轉能力。
[0031] 下面通過具體的實施例子并結合附圖對本發明做進一步的詳細描述。
[0032] 參閱圖1，本發明實施例提供的一種D觸發器100,包括信號延遲電路101、時鐘電路 102、主鎖存器103、從鎖存器104、第一反相電路105W及第二反相電路106。信號延遲電路 101包括第一輸入端W及第一輸出端，時鐘電路102包括有一個第二輸入端與兩個第二輸出 端，主鎖存器103包括有四個第Ξ輸入端與一個第Ξ輸出端，從鎖存器104包括一個第四輸 入端與兩個第四輸出端，第一反相電路105包括一個第五輸入端與一個第五輸出端，第二反 相電路106包括一個第六輸入端W及一個第六輸出端。第一輸入端、第一輸出端分別與一個 第Ξ輸入端電連接，每個第二輸出端分別與一個第Ξ輸入端、一個第四輸入端電連接，第Ξ 輸出端與第四輸入端電連接，兩個第四輸出端分別與第五輸入端、第六輸入端電連接。
[0033] D觸發器100的輸入端為第一輸入端和第二輸入端，第一輸入端為數據信號D輸入 端;第二輸入端為時鐘信號CK輸入端。D觸發器100的輸出端為第五輸出端與第六輸出端，第 五輸出端余第六輸出端輸出一對相反的數據信號Q和QN。時鐘電路102的第二輸入端接收時 鐘信號CK，對時鐘信號CK進行緩沖處理后分別輸出時鐘信號C和反向時鐘信號CN。主鎖存器 103接收數據信號DW及時鐘信號C和反向時鐘信號CN，主鎖存器103在時鐘信號C和反向時 鐘信號CN的電平反轉的控制下對數據信號D進行鎖存處理后輸出第一級信號M0。從鎖存器 104接收第一級信號M0、時鐘信號CW及反向時鐘信號CN，從鎖存器104在時鐘信號C、反向時 鐘信號CN的電平控制下對第一級信號M0進行鎖存處理后分別輸出第二級信號SO與第二級 反向信號SON。第一反相電路105接收第二級信號S0,對其進行緩沖處理后輸出數據信號QN， 第二反相電路106接收第二級反向信號SON,對其進行緩沖處理后輸出數據信號Q。
[0034] 如圖2所示，其中，信號延遲電路101用于對輸入該D觸發器100的時鐘信號進行時 間延遲。信號延遲電路包括第一醒0S管、第二醒0S管、延時電容、第一 PM0S管、第二PM0S管、 第一輸入端W及第一輸出端，延時電容的正極、第一 PM0S管的柵極PglW及第一輸入端電連 接，第一PM0S管的漏極Pd 1、第一NM0S管的漏極Nd 1、第二PM0S管的柵極Pg2、第二N0MS管的柵 極Ng2電連接，第二PM0S管的漏極Pd2、第二醒0S管的漏極Nd2 W及第一輸出端電連接。延時 電容的負極接地，第一 NM0S管的源極化1、第二NM0S管的源極化2均接地，第一 PM0S管的源極 Psl、第二PM0S管的源極Ps2均連接電源。
[0035] 本實施例中，延時電容可W采用瓷介電容、涂絕電容、電解電容、粗電容W及M0S管 等電容，在此并不做限制。本實施例提供的延時電容采用第立醒〇5管，第立匪05管的柵極 Ngl (即第Ξ的NM0S管的正極）、第一 PM0S管的柵極Pgm及第一輸入端電連接，第Ξ醒0S管 的漏極Nd 1、源極化1均接地。在信號延遲電路101安裝第Ξ醒0S管，可利用第SNM0S管的充 放電作用可進一步加大輸入脈沖信號的上升、下降時間，從而增強了D觸發器100抗單粒子 的翻轉能力。
[0036] 如圖3所示，時鐘電路102還包括第SPM0S管、第四PM0S管、第四匪0S管W及第五 NM0S管。第SPM0S管的柵極Pg3、第四PM0S管的柵極Pg4、第二輸入端連接電連接，第SPM0S 管的漏極Pd3、第四NM0S管的漏極M4W及一個用于輸出反向時鐘信號CN的第二輸出端電連 接，第四PM0S管的柵極Pg3、第五醒0S管的柵極解5^及用于輸出反向時鐘信號CN的第二輸 出端電連接，第四PM0S管的漏極Pd4、第五NM0S管的漏極Nd5W及一個用于輸出時鐘信號C的 第二輸出端電連接。第四NM0S管的源極Ps4、第五NM0S管的源極化5均接地，第^PMOS管的源 極Ps3、第四PM0S管的源極Ps4與電源均連接電源。
[0037] 如圖4所示，主鎖存器103還包括第五PM0S管、第六PM0S管、第屯PM0S管、第八PM0S 管、第九?]?05管、第十?]?05管、第^^一PM0S管、第十二PM0S管、第十SPM0S管、第十四PM0S管、 第六匪05管、第屯醒05管、第八匪05管、第九匪05管、第十醒05管、第^^一匪0S管、第十二 醒0S管、第十Ξ醒0S管、第十四NMOS管W及第十五醒0S管。第六PMOS管的柵極Pg6與用于輸 出時鐘信號的第二輸出端連接，第六NMOS管的柵極Ng6與用于輸出反向時鐘信號CN的第二 輸出端電連接，第五PMOS管的柵極Pg5、第屯NMOS管的柵極Ng7 W及第一輸入端電連接，第屯 PMOS管的柵極Pg7、第九醒0S管的柵極Ng9、第一輸出端電連接，第八PMOS管的柵極Pg8與用 于輸出時鐘信號C的第二輸出端連接，第八NMOS管的柵極Ng8與用于輸出反向時鐘信號CN的 第二輸出端電連接，第五PMOS管的漏極Pd5與第六PMOS管的源極P巧電連接，第六PMOS管的 漏極Pd6、第六醒0S管的柵極Ng6、第十醒0S管的柵極NglO、第十PMOS管的柵極PglO、第十二 PM0S管的漏極Pdl2W及第十二匪0S管的漏極Ndl2電連接，第六匪0S管的源極Ns6與第屯 NMOS管的漏極M7電連接，第屯PM0S管的漏極Pd7與第八PM0S管的源極Ps8電連接，第八PM0S 管的漏極?(18、第八醒05管的漏極炯8、第九?105管的柵極?肖9、第^^一NMOS管的柵極Ngll、第 十四PM0S管的漏極Pdl4W及第十四NMOS管的漏極Ndl4電連接，第八醒0S管的源極化8與第 九NMOS管的漏極M9連接，第九PM0S管的漏極Pd9、第十NMOS管的漏極Ndll、第十SNM0S管的 柵極Ng 13、第十SPM0S管的柵極Pg 13 W及用于輸出第一級信號的輸出端電連接，第十PM0S 管的漏極?(111、第^^一醒05管的漏極炯11、第^^一PM0S管的柵極Pg 11W及第十五NMOS管的 柵極解15電連接，第^^一PM0S管的漏極Pdll與第十二PM0S管的源極Psl2電連接，第十二 醒0S管的源極化12、第十Ξ醒0S管的漏極Ndl3電連接，第十SP0MS管的漏極Pdl3與第十四 PM0S管的源極Ps 14電連接，第十四醒0S管的源極化14與第十五醒0S管的漏極Nd 15電連接。 第屯醒05管的源極化7、第九醒05管的源極化9、第^^一NMOS管的源極化11、第十SNM0S管的 源極Ns 13、第十五匪0S管的源極Ns 15均接地。第五PM0S管的源極Ps 5、第屯PM0S管的源極 口37、第九?105管的源極?39、第^^一PM0S管的源極Psll、第十^PMOS管的源極Psl3均連接電 源。
[0038] 如圖5所示，從鎖存器104還包括第十五PM0S管、第十六PM0S管、第十屯PM0S管、第 十八?]?05管、第十九?]?05管、第二十?]?05管、第二^^一PM0S管、第二十二PM0S管、第二十Ξ PM0S管、第二十四PM0S管、第十六NMOS管、第十屯醒0S管、第十八NMOS管、第十九醒0S管、第 二十醒05管、第二^-一醒0S管、第二十二醒0S管、第二十Ξ醒0S管、第二十四醒0S管W及第 二十五醒0S管。用于輸入第一級信號M0的第四輸入端、第十五PM0S管的柵極Pgl5、第十屯 PM0S管的柵極Pgl7、第十屯醒0S管的柵極Ngl7、第十九醒0S管的柵極Ngl9電連接，第十五 PM0S管的漏極Pdl5與第十六PM0S管的源極Psl6電連接，第十六PM0S管的柵極Pgl6與用于輸 入反向時鐘信號CN的第四輸入端連接，第十六PM0S管的漏極Pdl、第十六應0S管的漏極 M16、第二十PM0S管的柵極Pg20、第二十二PM0S管的漏極Pd22、第二十二NMOS管的漏極Nd22 電連接，第十六NMOS管的源極化16、第十屯醒OS管的漏極Ndl7電連接，第十六NMOS管的柵極 Ngl6與用于輸入時鐘信號C的第四輸入端電連接，第十屯PM0S管的漏極Pdl7與第十八PM0S 管的源極Psl8電連接，第十八PM0S管的柵極Pgl8與用于輸入第一級信號M0的第四輸入端連 接，第十八匪0S管的源極Nsl8、第十九匪0S管的漏極Ndl9電連接，第十九PM0S管的漏極 Pdl9、第二十NMOS管的漏極Nd20、第二十Ξ醒0S管的柵極Ng23、第二十SPM0S管的柵極Pg23 W及用于輸出第二級信號SO的第四輸出端電連接，第二十PM0S管的漏極Pd20、第二十一 醒〇5管的漏極炯21、第二^^一PM0S管的柵極Pg2lW及第二十五醒0S管的柵極Ng25電連接， 第二^^一PM0S管的漏極Pd21與第二十二PM0S管的源極Ps22,第二十二NMOS管的源極化22與 第二十SNMOS管的漏極Nd23電連接，第二十SPMOS管的漏極Pd23與第二十四PMOS管的源極 Ps24電連接，第二十四PM0S管的柵極Pg24與用于輸入時鐘信號C的第四輸入端連接，第二十 四NM0S管的源極化24、第二十五NM0S管的漏極M25電連接。第十屯NM0S管的源極化17、第十 九醒05管的源極化19、第二^^一NM0S管的源極化21、第二十^NMOS管的源極化23、第二十五 醒0S管的源極Ns25均接地。第十五PM0S管的源極Psl5、第十屯PM0S管的源極Psl7、第十九 口105管的源極?319、第二^^一PM0S管的源極Ps21、第二十^NMOS管的源極Ps23均連接電源。
[0039] 如圖6所示，第一反相電路105還包括第二十五PM0S管、第二十六NM0S管，第二十五 PM0S管的柵極Pg25、第二十六NM0S管的柵極Ng26W及用于輸入第二級信號SO的第五輸入端 電連接，第二十五PM0S管的漏極Pd25、第二十六NM0S管的漏極Nd26W及第五輸出端電連接。 第二十五PM0S管的源極Ps25與電源連接、第二十六NM0S管的源極化26接地。
[0040] 如圖7所示，第二反相電路106還包括第二十六PM0S管、第二十屯NM0S管，第二十六 PM0S管的柵極Pg26、第二十屯NM0S管的柵極Ng27W及用于輸入第二級反向信號SON的第六 輸入端電連接，第二十六PM0S管的漏極Pd26、第二十屯醒0S管的漏極Nd27W及第六輸出端 電連接。第二十六PM0S管的源極Ps26與電源連接、第二十屯NM0S管的源極化27接地。
[0041] 本發明提供的一種D觸發器100工作過程如下：時鐘電路102的第二輸入端接收時 鐘信號CK，對時鐘信號CK進行緩沖后分別產生與時鐘信號CK反相的時鐘信號CN和與時鐘信 號CK同相的時鐘信號C，并且把反相時鐘信號CN和時鐘信號C分別通過兩個第二輸出端分別 傳入到主鎖存器103的兩個第Ξ輸入端和從鎖存器104的兩個第四輸入端。在時鐘信號CK為 低電平時，反相時鐘信號CN為高電平、時鐘信號C為低電平，此時主鎖存器103開啟，在接收 數據信號D并對其進行緩沖處理后輸出與數據信號D同相的第一級信號M0,此時從鎖存器 104處于保存狀態，并且不接收主鎖存器103輸出的第一級信號M0而是保存上一個時鐘信號 CK下降沿采樣到的第一級信號M0;在時鐘信號CK為高電平期間，反相時鐘信號CN為低電平、 時鐘信號C為高電平，此時主鎖存器103處于保存狀態，保存前一個時鐘信號CK上升沿采樣 到的數據信號D并輸出與數據信號D同相的第一級信號M0,從鎖存器104開啟并接收主鎖存 器103的輸出第一級信號M0,對第一級信號M0進行緩沖處理并輸出與第一級信號M0同相的 第二級信號SO和與第一級信號M0反相的第二級反向信號SON。在任意時刻第一反相器電路 都要接收從鎖存器104的輸出第一級反向信號S0,對第一級反向信號SO緩沖并輸出與第一 級反向信號SO反相的數據信號QN。在任意時刻第二反相器電路都要接收從鎖存器104的輸 出第二級反向信號SON,對第二級反向信號SON緩沖并輸出與第二級反向信號SON反相的數 據信號Q。
[0042] 本發明的提供的一種D觸發器100,基于信號延遲電路101輸入對的脈沖信號的上 升、下降時間越大，從而輸出的脈沖信號上升、下降延遲也越大，因此使得D觸發器100能抗 住脈沖信號寬度越大，可W抗單粒子翻轉的線性能量轉移化inear Energy Transfer,LET) 值也越大，從而抗單粒子的翻轉能力更大。在信號延遲電路101安裝延時電容，可利用延時 電容的充放電作用可進一步加大輸入脈沖信號的上升、下降時間，從而增強了D觸發器100 抗單粒子的翻轉能力。
[0043] 經試驗，將處于正常工作狀態的傳統未加固的D觸發器100、傳統冗余加固的D觸發 器100、傳統時間采樣加固的D觸發器100W及本發明抗單粒子翻轉的D觸發器100置于LET值 分別為2.88MeV · cm2/mg、8.62MeV · cm2/mg、12.6MeV · cm2/mg和 17.0MeV · cm2/mg的地面 重離子福照測試環境中，觀察各D觸發器100是否發生單粒子翻轉，得到各D觸發器100發生 單粒子翻轉需要的最低LET值數據。表1為測試得到的傳統未加固的D觸發器100、傳統冗余 加固的D觸發器100、傳統時間采樣加固的D觸發器100和本發明提供的D觸發器100發生單粒 子翻轉需要的最低LET值。傳統未加固的D觸發器100在LET值為2.88MeV · cm2/mg、 8.62MeV · cm2/mg、12.6MeV · cm2/mg和17.0MeV · cm2/mg的地面重離子福照測試環境工作 時均發生單粒子翻轉，傳統冗余加固的D觸發器100在LET值為12.6MeV · cm2/mg和 17.0MeV · cm2/mg的地面重離子福照測試環境工作時發生單粒子翻轉，傳統時間采樣加固 的D觸發器 100在LET值為8.62MeV · cm2/mg、12.6MeV · cm2/mg和 17.0MeV · cm2/mg的地面重 離子福照測試環境工作時發生單粒子翻轉，本發明提供的D觸發器100僅在LET值為 17.0MeV · cm2/mg的地面重離子福照測試環境工作時發生單粒子翻轉。從表1可W看出，本 發明提供的一種D觸發器100發生單粒子翻轉的最低LET值比傳統未加固的D觸發器100提高 343%，比傳統冗余加固的D觸發器100提高35%，比時間采樣加固的D觸發器100提高97%， 故本發明提供的一種D觸發器100的抗單粒子翻轉能力優于傳統未加固的D觸發器100、時間 采樣加固的D觸發器100和傳統冗余加固的D觸發器100,適合用于抗單粒子翻轉加固集成電 路的標準單元庫，更優選應用于航空、航天等領域。
[0044]
[0045] 表 1
[0046] 在本發明的描述中，還需要說明的是，除非另有明確的規定和限定，術語"設置"、 "安裝"、"相連"、"連接"應做廣義理解，例如，可W是固定連接，也可W是可拆卸連接，或一 體地連接;可W是機械連接，也可W是電連接;可W是直接相連，也可W通過中間媒介間接 相連，可W是兩個元件內部的連通。對于本領域的普通技術人員而言，可W具體情況理解上 述術語在本發明中的具體含義。
[0047] 應注意到:相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一 個附圖中被定義，則在隨后的附圖中不需要對其進行進一步定義和解釋。
[004引在本發明的描述中，需要說明的是，術語"中也'、"上"、"下"、"左"、"右"、"豎直"、 "水平"、"內"、"外"等指示的方位或位置關系為基于附圖所示的方位或位置關系，或者是該 發明產品使用時慣常擺放的方位或位置關系，僅是為了便于描述本發明和簡化描述，而不 是指示或暗示所指的裝置或元件必須具有特定的方位、W特定的方位構造和操作，因此不 能理解為對本發明的限制。此外，術語"第一"、"第二"、"第Ξ"等僅用于區分描述，而不能理 解為指示或暗示相對重要性。
[0049] W上所述僅為本發明的優選實施例而已，并不用于限制本發明，對于本領域的技 術人員來說，本發明可W有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本發明的保護范圍之內。
[0050] W上所述僅為本發明的優選實施例而已，并不用于限制本發明，對于本領域的技 術人員來說，本發明可W有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本發明的保護范圍之內。應注意到:相似的標號和字母在 下面的附圖中表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨后的附圖中不需 要對其進行進一步定義和解釋。
[0051] W上所述，僅為本發明的【具體實施方式】，但本發明的保護范圍并不局限于此，任何 熟悉本技術領域的技術人員在本發明掲露的技術范圍內，可輕易想到變化或替換，都應涵 蓋在本發明的保護范圍之內。因此，本發明的保護范圍應所述W權利要求的保護范圍為準。
【主權項】
1. 一種D觸發器，其特征在于，包括信號延遲電路，所述信號延遲電路用于對輸入該D觸 發器的時鐘信號進行時間延遲，所述信號延遲電路包括第一匪0S管、第二匪0S管、延時電 容、第一 PMOS管、第二PMOS管、第一輸入端以及第一輸出端，所述延時電容的正極、所述第一 匪0S管的柵極、所述第一 PMOS管的柵極以及所述第一輸入端電連接，所述第一 PMOS管的漏 極、所述第一匪0S管的漏極、所述第二PMOS管的柵極以及所述第二NMOS管的柵極電連接，所 述第二PMOS管的漏極、所述第二NM0S管的漏極以及所述第一輸出端電連接。2. 根據權利要求1所述的D觸發器，其特征在于，所述延時電容為瓷介電容。3. 根據權利要求1所述的D觸發器，其特征在于，所述延時電容為電解電容。4. 根據權利要求1所述的D觸發器，其特征在于，所述延時電容為第三NM0S管，所述第三 匪0S管的柵極、所述第一匪0S管的柵極、所述第一 PMOS管的柵極以及所述第一輸入端電連 接，所述第三NM0S管的源極與漏極接地。5. 根據權利要求1所述的D觸發器，其特征在于，所述D觸發器還包括時鐘電路、主鎖存 器、從鎖存器、第一反相電路以及第二反相電路，所述時鐘電路包括有一個第二輸入端與兩 個第二輸出端，所述主鎖存器包括有四個第三輸入端與一個第三輸出端，所述從鎖存器包 括一個第四輸入端與兩個第四輸出端，所述第一反相電路包括一個第五輸入端與一個第五 輸出端，所述第二反相電路包括一個第六輸入端以及一個第六輸出端，所述第一輸入端、所 述第一輸出端分別與一個所述第三輸入端電連接，每個所述第二輸出端分別與所述一個所 述第三輸入端、一個所述第四輸入端電連接，所述第三輸出端與所述第四輸入端電連接，兩 個第四輸出端分別與所述第五輸入端、第六輸入端電連接。6. 根據權利要求5所述的D觸發器，其特征在于，所述時鐘電路還包括第三PMOS管、第四 PMOS管、第四匪0S管以及第五匪0S管，所述第三PMOS管的柵極、所述第四PMOS管的柵極、所 述第二輸入端連接電連接，所述第三PMOS管的漏極、所述第四匪0S管的漏極以及一個用于 輸出反向時鐘信號的第二輸出端電連接，所述第四PMOS管的柵極、所述第五匪0S管的柵極 以及所述用于輸出反向時鐘信號的第二輸出端電連接，所述第四PMOS管的漏極、所述第五 NM0S管的漏極以及一個用于輸出時鐘信號的第二輸出端電連接。7. 根據權利要求5所述的D觸發器，其特征在于，所述主鎖存器還包括第五PMOS管、第六 PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第^-一PMOS管、第十二PMOS管、 第十三PMOS管、第十四PMOS管、第六匪0S管、第七匪0S管、第八匪0S管、第九匪0S管、第十 NM0S管、第^^一NM0S管、第十二NM0S管、第十三NM0S管、第十四NM0S管以及第十五NM0S管，所 述第六PMOS管的柵極與用于輸出時鐘信號的第二輸出端連接，所述第六NM0S管的柵極與用 于輸出反向時鐘信號的第二輸出端電連接，所述第五PMOS管的柵極、所述第七匪0S管的柵 極以及第一輸入端電連接，所述第七PMOS管的柵極、所述第九NM0S管的柵極、所述第一輸出 端電連接，所述第八PMOS管的柵極與用于輸出時鐘信號的第二輸出端連接，所述第八匪0S 管的柵極與用于輸出反向時鐘信號的第二輸出端電連接，所述第五PMOS管的漏極與所述第 六PMOS管的源極電連接，所述第六PMOS管的漏極、所述第六匪0S管的柵極、所述第十NM0S管 的柵極、所述第十PMOS管的柵極、第十二PMOS管的漏極以及第十二NM0S管的漏極電連接，所 述第六NM0S管的源極與所述第七NM0S管的漏極電連接，所述第七PMOS管的漏極與所述第八 PMOS管的源極電連接，所述第八PMOS管的漏極、所述第八NM0S管的漏極、所述第九PMOS管的 柵極、所述第十一匪0S管的柵極、第十四PMOS管的漏極以及所述第十四匪0S管的漏極電連 接，所述第八NMOS管的源極與所述第九NMOS管的漏極連接，所述第九PMOS管的漏極、所述第 十匪0S管的漏極、第十三匪0S管的柵極、所述第十三PM0S管的柵極以及用于輸出第一級信 號的輸出端電連接，所述第十PM0S管的漏極、所述第十一 NMOS管的漏極、所述第十一 PM0S管 的柵極以及所述第十五NMOS管的柵極電連接，所述第十一 PM0S管的漏極與所述第十二PM0S 管的源極電連接，所述第十二W0S管的源極、所述第十三W0S管的漏極電連接，所述第十三 POMS管的漏極與所述第十四PM0S管的源極電連接，所述第十四NMOS管的源極與所述第十五 NMOS管的漏極電連接。8. 根據權利要求5所述的D觸發器，其特征在于，所述從鎖存器還包括第十五PM0S管、第 十六PM0S管、第十七PM0S管、第十八PM0S管、第十九PM0S管、第二十PM0S管、第二^^一PM0S 管、第二十二PM0S管、第二十三PM0S管、第二十四PM0S管、第十六匪0S管、第十七匪0S管、第 十八匪0S管、第十九匪0S管、第二十匪0S管、第二^^一匪0S管、第二十二匪0S管、第二十三 NMOS管、第二十四NMOS管以及第二十五匪0S管，用于輸入第一級信號的第四輸入端、所述第 十五PM0S管的柵極、所述第十七PM0S管的柵極、所述第十七匪0S管的柵極、所述第十九NMOS 管的柵極電連接，所述第十五PMOS管的漏極與所述第十六PMOS管的源極電連接，所述第十 六PM0S管的的柵極與用于輸入反向時鐘信號的第四輸入端連接，所述第十六PM0S管的漏 極、所述第十六匪0S管的漏極、第二十PMOS管的柵極、所述第二十二PMOS管的漏極、所述第 二十二NMOS管的漏極電連接，所述第十六NMOS管的源極、所述第十七NMOS管的漏極電連接， 所述第十六NMOS管的柵極與用于輸入時鐘信號的第四輸入端電連接，所述第十七PMOS管的 漏極與所述第十八PMOS管的源極電連接，所述第十八PMOS管的柵極與所述用于輸入第一級 信號的第四輸入端連接，所述第十八NMOS管的源極、所述第十九NMOS管的漏極電連接，所述 第十九PMOS管的漏極、所述第二十匪0S管的漏極、所述第二十三匪0S管的柵極、所述第二十 三PMOS管的柵極以及用于輸出第二級信號的第四輸出端電連接，所述第二十PMOS管的漏 極、所述第二十一匪0S管的漏極、所述第二十一 PMOS管的柵極以及所述第二十五匪0S管的 柵極電連接，所述第二十一 PMOS管的漏極與所述第二十二PMOS管的源極，所述第二十二 NMOS管的源極與所述第二十三NMOS管的漏極電連接，所述第二十三PMOS管的漏極與所述第 二十四PMOS管的源極電連接，所述第二十四PMOS管的柵極與用于輸入時鐘信號的第四輸入 端連接，所述第二十四NMOS管的源極、所述第二十五NMOS管的漏極電連接。9. 根據權利要求5所述的D觸發器，其特征在于，所述第一反相電路還包括第二十五 PMOS管、第二十六匪0S管，所述第二十五PMOS管的柵極、所述第二十六NMOS管的柵極以及用 于輸入第二級信號的第五輸入端電連接，所述第二十五PMOS管的漏極、所述第二十六NMOS 管的漏極以及第五輸出端電連接。10. 根據權利要求5所述的D觸發器，其特征在于，所述第二反相電路還包括第二十六 PMOS管、第二十七匪0S管，所述第二十六PMOS管的柵極、所述第二十七NMOS管的柵極以及用 于輸入第二級反向信號的第六輸入端電連接，所述第二十六PMOS管的漏極、所述第二十七 NMOS管的漏極以及第六輸出端電連接。
【文檔編號】H03K3/3562GK106059540SQ201610362808
【公開日】2016年10月26日
【申請日】2016年5月27日
【發明人】楊國慶, 徐慶光, 劉浩
【申請人】湖南融創微電子有限公司