數字鎖相環中的硬件延遲補償的制作方法
【專利摘要】本發明涉及數字鎖相環中的硬件延遲補償。在數字鎖相環中包括：PLL環，該PLL環包括對控制值作出響應以生成鎖定到參考輸入信號的輸出相位和頻率值的第一軟件實現的受控振蕩器(SDCO)；以及，硬件實現的受控振蕩器，該硬件實現的受控振蕩器對來自該第一SDCO的輸出相位和頻率值作出響應以合成所述時鐘信號，硬件延遲是通過對所述經合成的時鐘信號或其派生物進行采樣以生成經合成的時鐘相位值來補償的。將經合成的時鐘信號相位值與從PLL環得到的反饋相位值進行比較以生成用于修改經合成的時鐘信號或其派生物的補償值。
【專利說明】
數字鎖相環中的硬件延遲補償
技術領域
[0001]本發明涉及預測定時的領域，并且尤其涉及用于補償數字鎖相環(DPLL)中的硬件延遲(具體為用于實現輸入/輸出(I/O)相位對準控制)的方法和裝置。【背景技術】
[0002]DPLL被用來創建在相位和頻率兩方面都與參考信號同步的輸出信號。包括軟件實現的數控振蕩器(SDC0)的PLL環可被用來為硬件實現的受控振蕩器生成相位和頻率控制值，該硬件實現的受控振蕩器生成輸出時鐘信號。PLL環包括對參考信號的相位進行采樣的相位采樣器。SDC0為運行DPLL的系統時鐘的每一周期計算被鎖定到輸入參考信號的輸出時鐘信號的相位和頻率。SDC0在數控振蕩器(DC0)的軟件實現中被使用，其在靈活性、準確性、 穩定性和可靠性方面提供優勢。SDC0基本上是具有可選精度的數字DC0。由于SDC0不受硬件的限制，它具有通過軟件確定的任意精度。
[0003]由SDC0輸出的相位和頻率值必須被轉變為實際時鐘信號。該操作由硬件實現的受控振蕩器實現。
[0004]圖1中示出了典型的現有技術DPLL。這包括PLL環17，該PLL環17包括接收參考輸入信號ref的相位采樣器10、減法器(即具有負輸入的加法器)形式的相位比較器12、環路濾波器14、SDC0 16和轉換器18。轉換器18被耦合到硬件實現的振蕩器20,該硬件實現的振蕩器 20合成各輸出時鐘信號。硬件實現的受控振蕩器20可以是數控振蕩器(DC0)或壓控振蕩器 (VC0)。在DC0被利用的情況下，APLL—般被提供以響應于DC0來控制最終的VOLDCO/VCO 20 將通常被安裝在分開的晶片上以為活躍電路生成時鐘信號，使得通過將SPLL與真實時鐘輸出隔尚來降低輸出時鐘噪聲。
[0005]相位采樣器10生成表示參考信號ref?的當前相位的數字相位值。該數字相位值被在比較器12中與由SDC0 16輸出的相位值進行比較以生成相位誤差值。該相位誤差值被傳遞通過環路濾波器14以生成針對SDC0 16的控制值。該控制值采用頻率偏移df的形式，其被施加達使SDC0的輸出回到與參考信號有關的相位所必須的時間量。針對II型PLL的環路濾波器在圖5中被更詳細的示出，并且如本領域所公知的包括比例路徑和積分路徑，該積分路徑包括積分器。比例路徑包括乘法器60,該乘法器60將相位誤差值乘以參數Cp(S卩p參數)以定義期望濾波帶寬。積分路徑包括乘法器62和加法器64,乘法器62將乘法器60的輸出乘以積分參數Ci (S卩i參數)，加法器64具有反饋環，該反饋環包括用于提供積分器的單位延遲模塊66。輸出加法器68將加法器60和62的輸出相加以產生頻率偏移df。
[0006]SDC0 16生成相位和頻率值，這些相位和頻率值被傳遞給轉換器18,轉換器18將這些相位和頻率值轉換成適合于控制硬件實現的DC0/VC0 20的相位和頻率輸入的形式。轉換器18考慮了SD⑶16是軟件設備而DC0 20是硬件設備的事實。例如，SDC0 16和DC0 20可具有不同的中心頻率或不同的位寬度。通常，SDC0 16是數字DC0,并且與硬件DC0 20相比具有高的多的分辨率。轉換器18因此是從一個頻率到具有不同分辨率或位寬度的另一頻率的映射(通常為線性映射)。
[0007]由于SD⑶16被鎖定到采樣參考相位值，并且SD⑶16控制DC0/VC0 20的輸出，輸出時鐘信號被與輸入參考信號同步。然而，將領會，輸出時鐘在頻率和相位方面與參考時鐘同步的事實不必定意味著它與該參考時鐘對準，因為在這兩個時鐘之間可存在很定的相位差。
[0008]在許多應用中，不僅要求輸出時鐘在頻率和相位方面與參考鎖定，并且還要求其相位在時間方面與參考時鐘對準。在DPLL中，DC0/VC0 20輸出時鐘的相位對準在理論上可被實現，從而確保SDC0 16和DC0/VC0 20兩者都在相同的系統時鐘上運行，并且隨后用由 SDC0 16生成的輸出相位值來直接控制DC0/VC0 20的輸出相位。然而，如果在SD⑶16和 DC0/VC0 20之間或在DC0/VC0 20的輸出墊片處存在任何硬件延遲，則這能可導致發生幀失步。此外，溫度、環境或輸出頻率方面的任何改變都可導致硬件延遲改變。
【發明內容】
[0009]根據本發明，提供有一種數字鎖相環，該數字鎖相環包括:PLL環，該PLL環包括用于對參考信號進行采樣以生成參考信號相位值的第一相位采樣器、對控制值作出響應以生成鎖定到該參考輸入信號的輸出相位和頻率值的第一軟件實現的受控振蕩器(SDC0)、用于將所述參考信號相位值與從所述PLL環得到的反饋相位值進行比較以生成相位誤差值的第一相位比較器、以及用于對所述誤差相位值進行濾波以得到所述控制值的環路濾波器;硬件實現的受控振蕩器，該硬件實現的受控振蕩器對來自所述第一 SDC0的輸出相位和頻率值作出響應以合成時鐘信號，所述經合成的時鐘信號或其派生物(derivative)易遭受硬件延遲；以及，硬件延遲補償環，該硬件延遲補償環包括用于對所述經合成的時鐘信號或其派生物進行采樣以生成經合成的時鐘信號相位值的第二相位采樣器、用于將所述經合成的時鐘信號相位值與從所述PLL環得到的反饋相位值進行比較以生成用于對所述經合成的時鐘信號或其派生物進行修改以補償所述硬件延遲的補償值的第二相位補償器。
[0010]如本文中所使用的，術語值被用來描述表示諸如頻率和相位之類的物理參數的軟件變量。在PLL環內，內部變量是值，而參考輸入和輸出時鐘是物理信號。
[0011]針對兩個相位補償器的反饋值理論上可從第一 SDC0的輸出中獲得，但由于相位采樣器、第一 SDC0和硬件實現的受控振蕩器均采用取模操作，因此使這些取模操作在同時(即在回繞發生的時間)發生是合乎需要的。對于三個時鐘(即參考時鐘、輸出信號和SDC0)而言該結果難以實現，但對于時鐘對而言該結果相對容易實現。結果，在優選實施例中，兩個附加的SDC0被耦合到環路濾波器的輸出以分別為第一和第二相位采樣器生成反饋相位值。通過這種方式，有可能將針對時鐘及其相應的輸入的取模操作布置成同時發生。
[0012]一個實施例具有被復用到硬件延遲補償環的輸入的多個輸入時鐘。另一實施例具有饋送生成不同輸出信號的多個模式移相器(pattern shifter)的單個硬件實現的受控振蕩器。在該實施例中，不同的輸出信號被復用到硬件延遲補償環的輸入。
[0013]在另一方面，本發明提供一種在數字鎖相環中補償經合成的時鐘信號中的硬件延遲的方法，該數字鎖相環包括:PLL環，該PLL環包括對控制值作出響應以生成鎖定到參考輸入信號的輸出相位和頻率值的第一軟件實現的受控振蕩器(SDC0);以及，硬件實現的受控振蕩器，該硬件實現的受控振蕩器對來自所述第一 SDC0的輸出相位和頻率值作出響應以合成所述信號，所述方法包括:對所述經合成的時鐘信號或其派生物進行采樣以生成經同步的時鐘相位值;將所述經合成的時鐘信號相位值與從所述PLL環得到的反饋相位值進行比較以生成用于修改所述經合成的時鐘信號或其派生物的補償值。【附圖說明】
[0014]現將參考附圖僅通過示例來更詳細地描述本發明，附圖中:
[0015]圖1示出現有技術DPLL;[〇〇16]圖2是根據本發明的一實施例的具有硬件延遲補償環的DPLL的框圖；
[0017]圖3是SDC0的框圖；[〇〇18]圖4是根據本發明的一實施例的具有硬件延遲補償環和分開的SDC0的DPLL的框圖；
[0019]圖5是現有技術DPLL濾波器的框圖；
[0020]圖6是根據本發明的一實施例的針對多合成硬件DC0的具有硬件延遲補償環的多輸入多輸出DPLL的框圖；
[0021]圖7是使用單個硬件DC0合成器的具有多個時鐘輸出的DPLL的框圖；以及
[0022]圖8是示出VCX0模式移位控制信號的相位移動的時序圖。【具體實施方式】
[0023]在附圖中，相同的部分由相同或類似的參考標記來指定。[〇〇24]現將參考圖2來描述采用本發明的示出硬件延遲補償環40的實施例來實現對準控制。圖2中示出的DPLL包括具有附加組件的如圖1所示的DPLL，附加組件即為第二相位采樣器24、第二相位補償器26、可控數字反饋濾波器28、調整模塊30、開關32和相位補償器34。反饋濾波器28接收控制輸入即信號ctr以:啟動該反饋濾波器;復位該反饋濾波器;和輸出延遲結果。SDC016和反饋濾波器28對周期性硬件中斷作出響應以呈現其相應的輸出。為了清楚起見，各中斷之間的時間被表示為Ti。[〇〇25]第二相位采樣器24、第二相位補償器26、可控反饋濾波器28和調整模塊30—起形成硬件延遲補償環40,該硬件延遲補償環40用于生成補償值以供施加到變換單元18的輸出來補償DC0/VC0 20的輸出和圖2中通過框22表示的時鐘輸出之間的硬件延遲。該補償被用于實現相位對準控制。硬件延遲可出現在DC0/VC0 20的輸出墊片處。[〇〇26]相位采樣器24對DC0/VC0 20的輸出進行采樣，該輸出被延遲了等于框22所表示的硬件延遲的量，并且在第二相位比較器26中將得到的相位值與從SDC0 16反饋回的相位進行比較。第二比較器26的輸出處的相位差被施加到反饋濾波器28,該反饋濾波器28對相位差進行濾波并輸出經濾波的相位延遲(即，由框22引起的相位延遲)，該相位延遲被施加到調整模塊30的輸入。[〇〇27]調整模塊30計算頻率偏移值df以及該頻率偏移值df應當被施加到DC0/VC0 20的頻率輸入的時間T，其是通過在加法器36中被添加到由SDC016輸出的頻率值而被施加到 DC0/VC0 20的頻率輸入的。[〇〇28] df的值通過每秒鐘允許的時鐘移動量來限制，并且由此對df的值和T的計算可直接實現。例如，針對df的預定值選擇可被存儲，并且合適的T可結合df從該值選擇中選擇，以實現所需的相位補償。所得的每秒鐘相位改變等于DC0頻率偏移df。
[0029]反饋濾波器28可以是簡單的求平均濾波器以將由第二比較器26輸出的相位誤差輸出中的任何噪聲移除。反饋濾波器28的控制輸入由外部控制器生成，該外部控制器用于選擇反饋濾波器28的類型和操作，并任選地將反饋濾波器28的輸出門控為直到其輸出有效才出現。
[0030]通常，當不存在相位延遲時，開關32被設置在“0”或非激活位置處。當檢測到相位延遲時，DC0/VC0的頻率在T秒內被移位量df，以補償檢測到的相位延遲。當頻率偏移已被施加了達時間T的所需量時，開關32被返回到零位置。[〇〇31]時間T是在調整模塊30中從由反饋濾波器28輸出的經濾波的相位延遲中計算出的。例如，如果硬件延遲為l〇ns，則輸出時鐘可通過將其向前移動l〇ns來對準。這可通過以下方式來實現:施加頻率偏移df (其等效于每秒鐘的相位改變)達合適的時間段T，以通過在加法器36中將該頻率偏移df添加到轉換模塊18的頻率輸出來實現相位補償。例如，如果平均相位偏移為以ns為單位的5 (J)，則
[0032]8(J) =df XT
[0033]在許多情況下，DC0/VC0 20的相位被太過快速的改變是不合乎需要的。通過將頻率偏移df施加到DC0/VC0 20達由調整模塊30確定的時間T秒，輸出時鐘的總相位改變為df x T。該頻率偏移df在加法器36中被添加到轉換單元18的頻率輸出達時間T。[〇〇34]在每一周期性中斷處，由在時間Ti(即來自最后一次周期性輸入的時間)內施加的 df?引起是確切相位移動是已知的。相位補償器34在每一中斷將DC0/VC0 20的輸出相位補償該數量即補償df x Ti，并在加法器38中將其添加到轉換單元18的相位輸出。相位補償器34 將這些相位改變累加，并將總累加相位改變施加到加法器38。由于SDC0 16持續嘗試在沒有關于硬件延遲補償環40的操作的知識的情況下控制DC0/VC0 20的相位，因此需要相位補償器34,由此由硬件延遲補償環40實現的累加相位改變必定在實現時間T之前的各中斷上被逐漸添加到SDC0 16所指示的相位。[〇〇35]在參考圖2所描述的實施例中，如以上所指示的，DPLL的延遲校正輸出取自硬件控制校正電路40的相位采樣器24的輸入。[〇〇36] SDC0框16在圖3中被更詳細地示出，并且包括加法器41、42,模累加器44以及單位延遲模塊46,該模累加器44累加相位、對特定值進行取模。SDC0 16基于其頻率輸入cf和df 持續累加相位，其中cf是SDC0的中心頻率并且df是頻率偏移。
[0037]相位不可無限地增加，并且必須在某一時間后被回繞(wrap around)。在圖3中示出了該回繞或取模操作。同樣，由相位采樣器10和24輸出的輸入相位不可無限地增加，并且必須在某一時間后被回繞。這在圖4中有模框50、52表示。為了與參考輸入相位匹配，所有三個時鐘(即，參考輸入、反饋時鐘和SDC0)中的取模操作或回繞必須在完全相同的時間發生。 同樣，為了避免取模操作期間的任何相位誤差積累，回繞應當在正好整數數目的SDC0時鐘脈沖和輸入參考脈沖上發生。
[0038]由于參考頻率和輸出反饋頻率可能完全不同，因此要找到所有三個時鐘(即參考、 SDC0輸出和反饋信號)共用的模值可能是困難的。然而，要找到兩個時鐘共用的模值卻相對容易。這導致圖4所示的架構，其中SDC01具有與參考時鐘相同的模值，SDC02具有與反饋時鐘相同的模值，且SDC00具有與硬件實現的DC0/VC0 20相同的模值。
[0039]圖4中示出的布置與圖2中示出的布置相同。模框50、52表示由樣本采樣器執行的固有取模操作。取代從SDCO 16獲得反饋相位值，從相應的附加SDCO(即每一相位比較器12、 26的SDC01 54和SDC02 56)獲得分開的反饋相位值。[〇〇4〇] 在該實施例中，SDC01 54和SD⑶2 56被耦合到濾波器14的輸出。輸入參考信號累加模的相位即第一值被與SDC01 54的輸出進行比較，而經延遲的輸出信號累積模的相位即第二值被與SDC02 56的輸出進行比較。[〇〇411在該實施例中，相位采樣器10的模值可變得與DSC001 54中的累加器的模值相同， 并且相位采樣器24的模制可變得與SDC02 56中的累加器相同，并且SDC00 16中的累加器的模值可變得與DC0/VC0合成器20中的累加器相同。[〇〇42]圖4中示出的架構可被放大成如圖6所示的多輸入/輸出PLL架構。在該實施例中， 存在n個參考輸入ref1到refn。與圖4中的那些組件相對應的組件由指定相應的PLL環171---17"的具有從l?n的上標的相似的參考標記來指定。在該圖中，圖4中的控制調整框30、開關 32和相位補償框34被示為被組合在單個反饋控制框31中。圖4中的轉換框18、加法器36、38 和相位補償單元35被示為被組合在單個轉換/補償框7〇k_70n中。為了簡單起見，頻率和相位補償線被示為單根線。[〇〇43] 在圖6中，各個體PLL環和硬件延遲補償環40按與圖4中的各環相似的方式操作。[〇〇44] 硬件延遲補償環40的相位采樣器24的輸入來自復用器72所選擇的DC0/VC0合成器之一的輸出。硬件延遲補償環400的輸出隨后被復用器74施加到相應的PLL環171-" 17n的轉換電路了。1…？。"。向復用器72、74施加的選擇信號sel可例如獲自一簡單的模n計數器(未示出)的以順序地循環經過不同的輸入，或者I/O對準電路可被用于通過狀態機和MUX 控制環繞所有合成輸出時鐘循環以維持對所有輸出的正確對準。[〇〇45]圖7示出單個硬件實現的DC0的具有單個參考輸入和多個輸出的布置。硬件校正控制器類似于圖4中示出的硬件校正控制器如作為基本PLL環17。[〇〇46]在該實施例中，單個DC0/VC0 20的輸出被施加到一系列“模式移相器 80n，這些模式移相器生成不同的頻率，這些不同的頻率通常為單個DC0/VC0 20生成的頻率的倍數或因數。一般來說，模式移相器由整數除法器和乘法器組成以生成頻率(N/m)*fdco， 其中fdco是DC0/VC0的輸出頻率。在大多數應用中，模式移相器是簡單的除法器。[〇〇47]在經歷了相應的硬件延遲，將模式移相器—出施加到復用器82。這選擇輸出以供施加到硬件校正控制器40。復用器82可由模n計數器來控制以循環經過模式移相器SOi—SO"。在該布置中，經校正的時鐘輸出是從復用器82的輸入中取得的。 [〇〇48] 在圖7的實施例中，取代如圖6所示控制單個DC0/VC0 20的頻率，硬件校正控制器 40的輸出通過復用器84被施加到相應的模式移相器8(^-80%該復用器選擇其輸出當前被復用器82選擇的模式移相器，因為復用器82和復用器84兩者對相同的選擇信號sel 作出響應。
[0049]硬件補償延遲環40生成輸出值，在本示例中該輸出值使得所選的模式移相器將生成的時鐘脈沖向前或向后移動DC0/VC0 20的輸出的整數數目個周期，以補償該延遲。該機制在圖8中示出，其中線a示出DC0/VC0 20的輸出且線b示出模式移相器—的輸出。在該示例中，DC0/VC0頻率被除以10。
[0050]為了校正輸出時鐘的相位，模式移相器的輸出在本示例中被向前(線c)或向后(線d)移動DCO/VCO輸出時鐘的單個周期以實現必須的相位校正。相位移相器的輸出在必要時可被移動多于一個時鐘周期。
[0051]本領域的技術人員應當領會，本文中的任何框圖表示采用本發明的原理的說明性電路系統的概念圖。例如，處理器可通過使用專用硬件以及與合適的軟件相關聯地執行軟件的硬件來提供。當通過處理器來提供時，這些功能可由單個專用處理器、單個共享處理器或多個個體處理器(其中的一些可被共享)來提供。此外，對術語“處理器”的顯式使用不應當被解釋為排他地指代能夠執行軟件的硬件，而可隱含地包括而不作為限制數字信號處理器(DSP)硬件、網絡處理器、專用集成電路(ASIC)、現場可編程門陣列(FPGA)、用于存儲軟件的只讀存儲器(R0M)、隨機存取存儲器(RAM)和非易失性存儲。也可包括其他硬件(傳統的和/或自定義的)。在實踐中，本文中示出的功能框或模塊可用硬件或在合適的處理器上運行的軟件來實現。
【主權項】
1.數字鎖相環(PLL)，包括:PLL環，所述PLL環包括:用于對參考信號進行采樣以生成參考信號相位值的第一相位采樣器，響應于控制值來生成鎖定到所述參考輸入信號的輸出相位和頻率值的第一軟件實現 的受控振蕩器(SDCO)，用于將所述參考信號相位值與從所述PLL環得到的反饋相位值進行比較以生成相位誤 差值的第一相位比較器，以及用于對所述誤差相位值進行濾波以得到所述控制值的環路濾波器；硬件實現的受控振蕩器，所述硬件實現的受控振蕩器對來自所述第一 SDCO的輸出相位 和頻率值作出響應以合成時鐘信號，所述經合成的時鐘信號或其派生物易遭受硬件延遲； 以及硬件延遲補償環，所述硬件延遲補償環包括用于對所述經合成的時鐘信號或其派生物 進行采樣以生成經合成的時鐘信號相位值的第二相位采樣器、用于將所述經合成的時鐘信 號相位值與從所述PLL環得到的反饋相位值進行比較以生成用于對所述經合成的時鐘信號 或其派生物進行修改以補償所述硬件延遲的補償值的第二相位補償器。2.如權利要求1所述的數字鎖相環，其特征在于，所述第一和第二相位比較器被耦合到 所述第一 SDCO的輸出以為所述第一和第二相位比較器兩者獲得所述反饋相位值。3.如權利要求1所述的數字鎖相環，其特征在于，所述PLL環進一步包括耦合到所述環 路濾波器的輸出以為所述第一相位比較器生成所述反饋相位值的第二SDCO,并且所述硬件 延遲補償控制器包括耦合到所述環路濾波器的輸出以為所述第二相位比較器生成所述反 饋相位值的第三SDCO。4.如權利要求3所述的數字鎖相環，其特征在于，所述硬件實現的受控振蕩器、以及所 述第一和第二相位采樣器、以及所述第一、第二和第三SDCO中的每一者都操作對某些值進 行取模，所述第一SDCO的模值與所述硬件實現的受控振蕩器的模值相同，并且所述第二 SDCO的模值與所述第一相位米樣器相同，并且所述第三SDCO的模值與所述第二相位米樣器 的模值相同，具有相同模值的各組件的取模操作被布置為同時發生。5.如權利要求3或4中的任一項所述的數字鎖相環，其特征在于，所述硬件延遲校正環 進一步包括用于使所述經合成的時鐘信號的相位和/或頻率移相的反饋控制器。6.如權利要求5所述的數字鎖相環，其特征在于，所述反饋控制器包括:調整模塊，所述 調整模塊用于將所述補償值計算為偏移頻率df和用于施加所述偏移頻率的時間T;以及開 關，所述開關由所述調整模塊控制來將所述偏移頻率df施加到所述硬件實現的受控振蕩器 的輸入達所述時間T作為到由所述第一 SDCO生成的所述輸出頻率值的校正值。7.如權利要求7所述的數字鎖相環，其特征在于，所述硬件延遲校正環進一步包括用于 在每一周期性硬件中斷上使所述硬件實現的受控振蕩器的輸出移相量df x Ti的相位補償 器。8.如權利要求3到7中的任一項所述的數字鎖相環，其特征在于，包括用于接收相應的 參考信號的多個所述PLL環、用于將所述硬件實現的受控振蕩器中被選擇的一個硬件實現 的受控振蕩器施加到所述第二相位采樣器的第一復用器，以及用于將所述補償值施加到由 所述第一復用器當前選擇的硬件實現的受控振蕩器的第二復用器。9.如權利要求3到7中的任一項所述的數字鎖相環，其特征在于，所述硬件延遲補償環 包括求平均濾波器形式的反饋濾波器。10.如權利要求3到7中的任一項所述的數字鎖相環，其特征在于，進一步包括:耦合到 所述硬件實現的受控振蕩器以生成從所述經合成的時鐘信號得到的一系列不同的輸出頻 率的一系列模式移相器，用于選擇所述模式移相器之一的輸出以供施加到所述第二相位比 較器的第一復用器，以及用于將所述補償值施加到由所述第一復用器選擇的模式移相器以 將其輸出移相所述經合成的時鐘信號的一個或多個周期的第二復用器。11.一種在數字鎖相環(PLL)中補償經合成的時鐘信號中的硬件延遲的方法，所述數字 鎖相環包括:PLL環，該PLL環包括對控制值作出響應以生成鎖定到參考輸入信號的輸出相 位和頻率值的第一軟件實現的受控振蕩器(SDCO);以及，硬件實現的受控振蕩器，該硬件實 現的受控振蕩器對來自該第一SDCO的輸出相位和頻率值作出響應以合成所述時鐘信號，所 述方法包括:對所述經合成的時鐘信號或其派生物進行采樣以生成經合成的時鐘相位值；將所述經合成的時鐘信號相位值與從所述PLL環得到的反饋相位值進行比較以生成用 于修改所述經合成的時鐘信號或其派生物的補償值。12.如權利要求11所述的方法，其特征在于，與所述經合成的時鐘信號相位值比較的所 述反饋相位值是從所述第一 SDCO的輸出中獲得的。13.如權利要求12所述的方法，其特征在于，所述PLL環的反饋相位值是從耦合到所述 PLL環中的環濾波器的輸出的第二SDCO中獲得的，并且與所述經合成的時鐘信號相位值比 較的所述反饋相位值是從耦合到所述環濾波器的輸出的第三SDCO的輸出中獲得的。14.如權利要求13所述的方法，其特征在于，第一和第二相位采樣器分別對所述輸入參 考信號和所述經合成的時鐘信號或其派生物進行采樣，并且所述硬件實現的受控振蕩器以 及所述第一和第二相位采樣器均操作對某些值取模，所述第一、第二和第三SDCO操作對某 些值取模，所述第一SDCO的模值與硬件實現的受控振蕩器相同，所述第二SDCO的模值與所 述第一相位采樣器相同，并且所述第三SDCO的模值與所述第二相位采樣器相同，并且具有 相同模值的各組件的取模操作同時發生。15.如權利要求14所述的方法，其特征在于，進一步包括將所述補償值計算為偏移頻率 df?和用于施加所述偏移頻率的時間T，以及將所述偏移頻率df施加到所述硬件實現的受控 振蕩器達所述時間T作為由所述第一 SDCO生成的所述輸出頻率值的校正值。16.如權利要求15所述的方法，其特征在于，進一步包括在每一周期上使所述硬件實現 的受控振蕩器的相位移相量df x T，其中Ti表示中斷間隔。17.如權利要求13到17中的任一項所述的方法，其特征在于，在數字PLL中包括多個所 述PLL環，所述多個PLL環用于接收相應的參考信號并生成多個經合成的時鐘信號，所述方 法包括對所述經合成的時鐘信號中所選的一個經合成的時鐘信號進行采樣以得到所述補 償值，以及將所述補償值施加到生成所選的經合成時鐘信號的硬件實現的受控振蕩器。18.如權利要求18所述的方法，其特征在于，所述經合成的時鐘信號是按順序選擇的。19.如權利要求11到18中的任一項所述的方法，其特征在于，進一步包括用求平均濾波 器形式的反饋濾波器對將所述經合成的時鐘信號相位值與反饋相位值進行比較的結果進 行濾波。20.如權利要求13到16中的任一項所述的方法，其特征在于，進一步包括用相應的模式 移相器生成從所述經合成的時鐘信號中得到的一系列不同的輸出頻率，選擇易遭受延遲的 所述模式移相器之一的輸出來生成所述補償值，以及將所述補償值施加到所選的模式移相 器以使其輸出移相所述經合成的時鐘信號的一個或多個周期。
【文檔編號】H03L7/099GK106027040SQ201610192387
【公開日】2016年10月12日
【申請日】2016年3月30日
【發明人】Q·G·金, P·H·L·M·施拉姆, K·米特里科, C·張, G·魯薩內紐, 王文寶
【申請人】美高森美半導體無限責任公司