一種抗單粒子效應的cmos比較器的制造方法
【專利摘要】本發明公開了一種抗單粒子效應的CMOS比較器，包括DICE結構、兩個相同的輸入單元和與DICE結構及兩個輸入單元相連接的四個中間晶體管；DICE結構包括四個PMOS管MP1、MP2、MP3、MP4、四個NMOS管MN1、MN2、MN3、MN4以及一個時鐘控制PMOS管Mtial0；每個所述輸入單元包括兩個時鐘控制的PMOS管MP11和MP12或MP21和MP22，兩個NMOS管MN11和MN12或MN21和MN22，一個時鐘控制的NMOS管Mtail1或Mtail2。本發明基于DICE結構對雙尾比較器進行了改進加固，使其具備抗單粒子效應的功能，防止了由于粒子打擊造成的單粒子效應錯誤。
【專利說明】
一種抗單粒子效應的CMOS比較器
技術領域
[0001]本發明涉及一種抗單粒子效應的CMOS比較器，屬于集成電路技術領域。【背景技術】
[0002]空間環境中存在著來自宇宙射線、太陽活動等輻射源的多種高能帶電粒子。這些高能粒子入射到寸到半導體器件中，會在器件內部敏感區形成電子-空穴對，從而導致航天器電子系統中的半導體器件發生單粒子效應，嚴重影響航天器的可靠性和壽命。帶電粒子在航天器電子系統中產生的瞬時擾動即使持續時間很短，但對某些應用系統，可能是致命的。微處理器會因為單粒子擾動而中斷正常功能，有可能導致災難性事故。國內外都有因單粒子效應而導致整個衛星報廢的事例，損失巨大。
[0003]模擬比較器是大多數模數轉換器和其他模擬、數字部分接口電路最基本的、不可缺少的模塊。比較器的拓撲結構分為靜態鎖存比較器，AB類鎖存比較器和動態比較器等幾類。在這些拓撲結構中，動態比較器的運行速度快，和靜態電路相比功耗小。然而，其防單粒子效應的性能很低。如果對該類電路進行加固設計，使其性能指標顯著提高，其將在未來的太空和軍事應用中受到青睞。
【發明內容】
[0004]針對現有技術存在的不足，本發明目的是提供一種功耗低、受噪音干擾小的抗單粒子效應的CMOS比較器，基于DICE結構對現有的雙尾比較器進行加固，實現了抗單粒子效應的功能。
[0005]為了實現上述目的，本發明是通過如下的技術方案來實現:
[0006]本發明的一種抗單粒子效應的CMOS比較器，其特征在于，包括DICE結構、兩個相同的輸入單元和與DICE結構及兩個輸入單元相連接的四個中間晶體管;DICE結構包括第一 PM0S 管 MP1、第二 PM0S 管 MP2、第三 PM0S 管 MP3、第四 PM0S 管 MP4、第一 NM0S 管 MN1、第二 NM0S 管 MN2、第三NM0S管MN3、第四NM0S管MN4和由時鐘控制的PM0S管Mta i 10，所述PM0S管Mta i 10接 VDD;每個所述輸入單元包括由時鐘控制的第五PM0S管MP11及第六PM0S管MP12或者第七 PM0S管MP21及第八PM0S管MP22、第五NM0S管MN11及第六NM0S管MN12或者第七NM0S管MN21及第八匪0S管MN22、由時鐘控制的匪0S管Mtai 11或者匪0S管Mtai 12，所述匪0S管Mtai 1 1、 NM0S管Mtail2均接地。
[0007]上述PM0S管MtailO柵極接時鐘信號?CLK，源極接VDD，漏極接第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管MP3、第四PM0S管MP4的源極;第一 PM0S管MP1柵極接輸出節點D，漏極接第一匪0S管麗1的漏極并形成節點A;第二PM0S管MP2柵極接節點A，漏極接第二匪0S管 MN2的漏極并形成節點B;第三PM0S管MP3柵極接節點B，漏極接第三NM0S管MN3的漏極并形成節點C;第四PM0S管MP4柵極接節點C，漏極接第四匪0S管MN4的漏極并形成節點D;第一匪0S 管MN1柵極接節點B，源極接地;第二NM0S管MN2柵極接節點C，源極接地;第三NM0S管MN3柵極接節點D，源極接地;第四NM0S管MN4柵極接節點A，源極接地。
[0008]上述第五PM0S管MP11及第六PM0S管MP12的源極接VDD，兩者的柵極接時鐘信號 CLK，第五PM0S管MP11的漏極接第五匪0S管MN11的漏極并形成節點opl，第六PM0S管MP12的漏極接第六匪0S管MN12的漏極并形成節點onl;第五NM0S管麗11柵極接輸入INN，第六匪0S 管MN12柵極接輸入INP，第五匪0S管MN11及第六匪0S管MN12的源極接時鐘控制的匪0S管 Mtai 11的漏極，所述NM0S管Mtai 1 1柵極接時鐘信號CLK，源極接地;上述第七PM0S管MP21及第八PM0S管MP22的源極接VDD，兩者的柵極接時鐘信號CLK，第七PM0S管MP21的漏極接第七匪0S管麗21的漏極并形成節點op2,第八PM0S管MP22的漏極接第八NM0S管麗22的漏極并形成節點on2;第七NM0S管MN21柵極接輸入INN，第八NM0S管MN22柵極接輸入INP，第七NM0S管麗21及第八NM0S管麗22的源極接時鐘控制的NM0S管Mtail2的漏極，所述NM0S管Mtail2柵極接時鐘信號CLK，源極接地。
[0009]四個中間晶體管分別為第九NM0S管MR1、第十NM0S管MR2、第^^一NM0S管MR3和第十二NM0S管MR4;所述第九NM0S管MR1柵極接op 1，漏極接節點A，源極接地;第十NM0S管MR2柵極接onl，漏極接節點B，源極接地;第^^一NM0S管MR3柵極接op2，漏極接節點C，源極接地;第十二NM0S管MR4柵極接on2，漏極接節點D，源極接地。
[0010]本發明工作過程時有時鐘控制的復位和比較兩個階段。在復位階段，CLK = 0,不論輸入INP和INN為何值，在輸入單元的〇?1、〇111、〇?2、〇112節點電壓均應為高電平，這4個節點電壓通過中間晶體管11?1、1?2、1?3、1?4和0扣￡結構實現了4、8、(:、04個節點電壓的復位，輸出為節點D的電壓0。在比較階段，CLK=1，如果INP>INN，輸出D電壓為1，如果INP〈INN，輸出D 電壓為〇,實現了比較功能。另外，本發明基于DICE結構對現有的時鐘控制的雙尾比較器進行了改進加固，使其具備了抗單粒子效應的功能，防止了由于粒子打擊造成的單粒子效應錯誤。同時，本發明功耗低、受噪音干擾小，可與現有大多數工藝和電路兼容。【附圖說明】
[0011]圖1為DICE結構示意圖；
[0012]圖2為本發明的抗單粒子效應的CMOS比較器的結構示意圖。【具體實施方式】
[0013]為使本發明實現的技術手段、創作特征、達成目的與功效易于明白了解，下面結合【具體實施方式】，進一步闡述本發明。
[0014]一種抗單粒子效應的CMOS比較器，包括有如圖1所示的DICE結構，4個中間晶體管， 2個相同的輸入單元。
[0015]其中，DICE 結構由 4 個PM0S 管1〇31、]\〇32、]\〇33、]\〇34和4個匪05管1^1、]\^2、]\^3、]\^4以及一個時鐘控制PM0S管Mtai 10組成。
[0016]每個輸入單元由2個時鐘控制的PM0S管MP11和MP12或MP21和MP22，2個NM0S管MN11 和MN12或MN21和MN22，1個時鐘控制的NM0S管Mtai 11或Mtai 12組成。
[0017]4個中間晶體管MR1、MR2、MR3、MR4連接了 2個輸入單元和DICE結構。[〇〇18]DICE結構中時鐘控制的PM0S管Mtai 10接VDD，2個輸入單元分別通過時鐘控制的NM0S 管 Mtai 11、Mtai 12 接地。[〇〇19]對于DICE結構，PM0S管Mta i 10柵極接時鐘信號?CLK，源極接VDD，漏極接MP 1、MP2、MP3、MP4的源極;MP1柵極接節點D，漏極接MN1的漏極并形成節點A ;MP2柵極接節點A，漏極接 MN2的漏極并形成節點B; MP3柵極接節點B，漏極接MN3的漏極并形成節點C; MP4柵極接節點 C，漏極接麗4的漏極并形成節點D，同時節點D作為輸出；麗1柵極接節點B，源極接地;麗2柵極接節點C，源極接地;MN3柵極接節點D，源極接地;MN4柵極接節點A，源極接地。
[0020]2個輸入單元分別通過時鐘控制的匪0S管Mtaill、Mtail2接地。其中，MP11和MP12的源極接V D D，兩者的柵極接時鐘信號C L K，MP11的漏極接MN11的漏極并形成節點〇 p 1，M P12 的漏極接麗12的漏極并形成節點onl;MNll柵極接輸入INN，MN12柵極接輸入INP，麗11和麗12的源極接時鐘控制的匪0S管Mta i 11的漏極，Mta i 11柵極接時鐘信號CLK，源極接地。同樣地，MP21和MP22的源極接VDD，兩者的柵極接時鐘信號CLK，MP21的漏極接MN21的漏極并形成節點op2，MP22的漏極接MN22的漏極并形成節點on2;MN21柵極接輸入INN，MN22柵極接輸入INP，MN21和MN22的源極接時鐘控制的NM0S管Mtail2的漏極，Mtail2柵極接時鐘信號CLK， 源極接地。[〇〇21] 4個中間晶體管MR1、MR2、MR3、MR4連接了 2個輸入單元和DICE結構。這4個晶體管均為匪OS JR1柵極接opl，漏極接節點A，源極接地;MR2柵極接onl，漏極接節點B，源極接地； MR3柵極接op2，漏極接節點C，源極接地;MR4柵極接on2，漏極接節點D，源極接地。
[0022]如圖2所示的一種抗單粒子效應的CMOS比較器的工作過程有由時鐘控制的2個階段，即復位階段和比較階段。
[0023]在復位階段，CLK = 0,即?CLK=1，則MtailO截止，Mtaill、Mtail2截止，MP11、 1^12、]\^21、]\^22導通，因此節點〇?1、〇111、〇?2、〇112的電壓都被拉高至￥00，則中間晶體管1?1 ?MR4全部導通，結果A、B、C和輸出D均為0。
[0024]在比較階段，CLK=1，即?CLK = 0,則MtailO導通，Mtaill、Mtail2導通，MP11、 MP12、MP21、MP22 截止。
[0025]第一種情況是 INP>INN，比如 INP=1，INN = 0,則 MN11、MN21 截止，MN12、MN22 導通， 因此節點op 1、〇p2的電壓保持1，節點on 1、on2的電壓降低為0，則中間晶體管MR 1導通，MR2截止，MR3導通，MR4截止，因此節點A、C的電壓為0,此時MP2、MP4導通，因此節點B、D的電壓被拉高至1，即輸出為1。倘若此時有粒子打擊比較器，假設打擊的是晶體管MP22,則節點onl會從 〇翻轉為1，此時MR4導通，節點D的電壓就從1翻轉為0，此時MP1導通，但是由于NM0S管MR1、 MN1的驅動能力比PM0S管MP1強，所以A節點的電壓不會發生翻轉，因此錯誤不發生傳遞。另一方面，節點C電壓為0導致MP4導通，在節點on2電荷泄走之后其電壓恢復，從而關斷MR4,并把輸出節點D的電壓拉回1。因此電壓比較器輸出節點并不會出現單粒子翻轉(SEU)的現象， 而只會出現一個瞬態脈沖，從而實現了抗單粒子效應錯誤的效果。
[0026]第二種情況是 INP〈INN，比如 INP = 0，INN=1，則MN11、MN21 導通，MN12、MN22 截止， 因此節點op 1、〇p2的電壓降低為0，節點on 1、on2的電壓保持1，則中間晶體管MR 1截止，MR2導通，MR3截止，MR4導通，因此節點B、D的電壓為0,即輸出為0,此時MP3、MP1導通，因此節點A、C 的電壓被拉高至1。倘若此時有粒子打擊比較器，假設打擊的是晶體管MP 11，則節點op 1會從 〇翻轉為1，此時MR1導通，節點A的電壓就從1翻轉為0，此時MP2導通，但是由于NM0S管MR2、 麗2的驅動能力比PM0S管MP2強，所以B節點的電壓不會發生翻轉。另一方面，節點opl電荷泄走之后其電壓恢復并關斷MR1，節點D電壓為0導致MP1導通，從而把節點A的電壓拉回1。從而實現了抗單粒子效應錯誤的效果。
[0027]以上顯示和描述了本發明的基本原理和主要特征和本發明的優點。本行業的技術人員應該了解，本發明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發明的原理，在不脫離本發明精神和范圍的前提下，本發明還會有各種變化和改進，這些變化和改進都落入要求保護的本發明范圍內。本發明要求保護范圍由所附的權利要求書及其等效物界定。
【主權項】
1.一種抗單粒子效應的CMOS比較器，其特征在于，包括DICE結構、兩個相同的輸入單元 和與DICE結構及兩個輸入單元相連接的四個中間晶體管；所述DICE結構包括第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管MP3、第四PM0S管MP4、 第一匪0S管MN1、第二匪0S管MN2、第三匪0S管MN3、第四匪0S管MN4和由時鐘控制的PM0S管 Mtai 10，所述 PM0S 管 Mtai 10 接 VDD;每個所述輸入單元包括由時鐘控制的第五PM0S管MP11及第六PM0S管MP12或者第七 PM0S管MP21及第八PM0S管MP22、第五NM0S管MN11及第六NM0S管MN12或者第七NM0S管MN21及 第八NM0S管MN22、由時鐘控制的NM0S管Mtai 11或者NM0S管Mtai 12，所述NM0S管Mtai 11、NM0S 管Mtail2均接地。2.根據權利要求1所述的抗單粒子效應的CMOS比較器，其特征在于，所述PM0S管Mta i 10 柵極接時鐘信號?CLK，源極接VDD，漏極接第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管 MP3、第四PM0S管MP4的源極;第一 PM0S管MP1柵極接輸出節點D，漏極接第一 NM0S管麗1的漏 極并形成節點A;第二PM0S管MP2柵極接節點A，漏極接第二匪0S管MN2的漏極并形成節點B; 第三PM0S管MP3柵極接節點B，漏極接第三NM0S管MN3的漏極并形成節點C;第四PM0S管MP4柵 極接節點C，漏極接第四NM0S管MN4的漏極并形成節點D;第一 NM0S管MN1柵極接節點B，源極 接地;第二NM0S管麗2柵極接節點C，源極接地;第三NM0S管麗3柵極接節點D，源極接地;第四 NM0S管MN4柵極接節點A，源極接地。3.根據權利要求2所述的抗單粒子效應的CMOS比較器，其特征在于，所述第五PM0S管 MP 11及第六PM0S管MP 12的源極接VDD，兩者的柵極接時鐘信號CLK，第五PM0S管MP 11的漏極 接第五匪0S管麗11的漏極并形成節點opl，第六PM0S管MP12的漏極接第六匪0S管麗12的漏 極并形成節點onl;第五匪0S管麗11柵極接輸入INN，第六NM0S管麗12柵極接輸入INP，第五 匪0S管MN11及第六匪0S管MN12的源極接時鐘控制的匪0S管Mtai 11的漏極，所述匪0S管 Mtai 11柵極接時鐘信號CLK，源極接地；所述第七PM0S管MP21及第八PM0S管MP22的源極接VDD，兩者的柵極接時鐘信號CLK，第 七PM0S管MP21的漏極接第七匪0S管MN21的漏極并形成節點op2,第八PM0S管MP22的漏極接 第八NM0S管麗22的漏極并形成節點on2;第七NM0S管麗21柵極接輸入INN，第八NM0S管麗22 柵極接輸入INP，第七匪0S管麗21及第八NM0S管麗22的源極接時鐘控制的匪0S管Mtail2的 漏極，所述NM0S管Mtai 12柵極接時鐘信號CLK，源極接地。4.根據權利要求3所述的抗單粒子效應的CMOS比較器，其特征在于，四個中間晶體管分 別為第九NM0S管MR1、第十NM0S管MR2、第^-一NM0S管MR3和第十二NM0S管MR4;所述第九NM0S管MR1柵極接opl，漏極接節點A，源極接地;第十匪0S管MR2柵極接onl，漏 極接節點B，源極接地;第^^一NM0S管MR3柵極接op2，漏極接節點C，源極接地;第十二NM0S管 MR4柵極接on2，漏極接節點D，源極接地。
【文檔編號】H03K19/003GK106026999SQ201610319156
【公開日】2016年10月12日
【申請日】2016年5月13日
【發明人】王海濱, 戴茜茜, 孫洪文, 劉小峰, 蔡春華
【申請人】河海大學常州校區