時鐘生成電路的制作方法

時鐘生成電路的制作方法
【專利摘要】本發明的實施例提供一種時鐘生成電路，包括兩相不重疊時鐘生成電路、反相器和延時電路。兩相不重疊時鐘生成電路被配置為：基于非反相時鐘信號和反相時鐘信號來生成第一相位時鐘信號和第二相位時鐘信號。在時鐘周期內的第一時間段和第二時間段期間，第一相位時鐘信號和第二相位時鐘信號對應于相同的邏輯值。反相器被配置為基于輸入時鐘信號來生成反相時鐘信號。延時電路被配置為基于輸入時鐘信號來生成非反相時鐘信號。延時電路具有足以使第一時間段和第二時間段之間的差值小于預定容差的預定延時。
【專利說明】
時鐘生成電路
技術領域
[0001 ]本發明涉及集成電路領域，更具體地，涉及時鐘生成電路。
【背景技術】
[0002]—對兩相不重疊的時鐘信號包括不同時具有預定邏輯值的兩個時鐘信號。不重疊的時鐘信號已被用在許多電路應用中，諸如電荷栗、濾波器或具有開關電容器配置的放大器或其他應用。在許多應用中，基于處理單輸入時鐘信號來產生一對兩相不重疊的時鐘信號。

【發明內容】

[0003]本發明的實施例提供了一種時鐘生成電路，包括:兩相不重疊時鐘生成電路，配置為基于非反相時鐘信號和反相時鐘信號來生成第一相位時鐘信號和第二相位時鐘信號，在時鐘周期內的第一時間段和第二時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于相同的邏輯值，并且在所述時鐘周期的剩余時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于不同的邏輯值;反相器，配置為基于輸入時鐘信號來生成所述反相時鐘信號；以及延時電路，配置為基于所述輸入時鐘信號來生成所述非反相時鐘信號，所述延時電路具有足以使所述第一時間段和所述第二時間段之間的差值小于預定容差的預定延時。
[0004]本發明的實施例還提供了一種時鐘生成電路，包括:第一邏輯門，具有第一輸入端、第二輸入端和輸出端;第二邏輯門，具有第一輸入端、第二輸入端和輸出端；第一反相器，具有輸入端和輸出端，所述第一反相器的輸出端與所述第二邏輯門的第一輸入端電耦合;第一延時電路，具有輸入端和輸出端，所述第一延時電路的輸入端與所述第一邏輯門的輸出端電耦合，并且所述第一延時電路的輸出端與所述第二邏輯門的第二輸入端電耦合；第二延時電路，具有輸入端和輸出端，所述第二延時電路的輸入端與所述第二邏輯門的輸出端電耦合，并且所述第二延時電路的輸出端與所述第一邏輯門的第二輸入端電耦合；以及第三延時電路，具有輸入端和輸出端，所述第三延時電路的輸入端與所述第一反相器的輸入端電親合，并且所述第三延時電路的輸出端與所述第一邏輯門的第一輸入端電親合，其中所述第一反相器被配置為導致所述第一反相器的輸出端與所述第一反相器的輸入端之間的反相延時;所述第三延時電路被配置為導致所述第三延時電路的輸出端與所述第三延時電路的輸入端之間的非反相延時;和所述反相延時和所述非反相延時之間的差值在預定容差內。
[0005]本發明的實施例還提供了一種生成第一相位時鐘信號和第二相位時鐘信號的方法，所述方法包括:基于輸入時鐘信號，由反相器生成反相時鐘信號，所述輸入時鐘信號具有預定頻率;基于所述輸入時鐘信號，由第一延時電路生成非反相時鐘信號，所述第一延時電路具有預定延時；以及基于所述非反相時鐘信號和所述反相時鐘信號，由兩相不重疊時鐘生成電路生成所述第一相位時鐘信號和所述第二相位時鐘信號，其中在時鐘周期內的第一時間段和第二時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于相同的邏輯值;在所述時鐘周期的剩余時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于不同的邏輯值;所述時鐘周期具有所述預定頻率的倒數的時間段;和所述預定延時被設置為足以使所述第一時間段和所述第二時間段之間的差值小于預定容差。
【附圖說明】
[0006]當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
[0007]圖1A是根據一個或多個實施例的示出一對兩相不重疊的時鐘信號的應用的電荷栗和時鐘生成電路的功能框圖。
[0008]圖1B是根據一個或多個實施例的圖1A中的該對兩相不重疊的時鐘信號的時序圖。
[0009]圖2A是根據一個或多個實施例的可用于圖1A中描繪的電路中的示例性時鐘生成電路的不意圖。
[0010]圖2B是根據一個或多個實施例的圖2A中的時鐘生成電路中的各個信號的時序圖。
[0011]圖3A是根據一個或多個實施例的可用于諸如圖2A中描繪的時鐘生成電路的時鐘生成電路中的反相器的示意圖。
[0012]圖3B至圖3D是根據一個或多個實施例的可用于諸如圖2A中描繪的時鐘生成電路的時鐘生成電路中的各個示例性延時電路的示意圖。
[0013]圖4A是根據一個或多個實施例的可用于圖1A中描繪的電路中的另一示例性時鐘生成電路的示意圖。
[0014]圖4B是根據一個或多個實施例的圖4A的時鐘生成電路中的各個信號的時序圖。
[0015]圖5是根據一些實施例的操作諸如圖2A或圖4A中描繪的時鐘生成電路的時鐘生成電路的方法的流程圖。
【具體實施方式】
[0016]以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接觸的方式形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成附加的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可以在各個實例中重復參考標號和/或字符。該重復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0017]而且，為了便于描述，本文可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上”、“上部”等空間關系術語，以描述如圖所示的一個元件或部件與另一元件或部件的關系。除了圖中所示的方位外，空間關系術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間關系描述符可以同樣地作出相應的解釋。
[0018]根據本發明的一些實施例，延時電路和反相器用于基于相同的時鐘輸入信號來生成非反相時鐘信號和反相時鐘信號。兩相不重疊時鐘生成電路基于非反相時鐘信號和反相時鐘信號來生成兩個不重疊時鐘信號。根據本發明的一些實施例，設置延時電路的延時以提高生成的不重疊時鐘信號的波形的對稱性。
[0019]圖1A是根據一個或多個實施例的示出一對兩相不重疊時鐘信號CLK Φ I和CLK Φ 2的應用的電荷栗110和時鐘生成電路120的功能框圖。
[°02°] 電荷栗110包括電源電壓節點112、栗升電壓(pumped voltage)節點114、第一時鐘輸入節點116和第二時鐘輸入節點118。電荷栗110配置為:基于從電源電壓節點112處的電源電壓VDD提供并且由第一時鐘輸入節點116處的時鐘信號CLKΦ I和第二時鐘輸入節點118處的時鐘信號CLK Φ 2控制的能量，在栗升電壓節點114處生成栗升電壓VPP。
[0021]時鐘生成電路120包括輸入時鐘節點122、第一輸出時鐘節點124和第二輸出時鐘節點126。時鐘生成電路120配置為:基于輸入時鐘信號CLKIN，在第一輸出時鐘節點124處生成時鐘信號CLK Φ I并且在第二輸出時鐘節點126處生成時鐘信號CLK Φ 2。第一輸出時鐘節點124與第一時鐘輸入節點116電耦合，及第二輸出時鐘節點126與第二時鐘輸入節點118電耦合。在一些實施例中，輸入時鐘信號CLKIN具有預定頻率和對應的周期，該周期是預定頻率的倒數。在一些實施例中，時鐘信號CLK Φ I和CLK Φ 2也具有預定頻率。
[0022]圖1B是根據一個或多個實施例的圖1A中的該對兩相不重疊時鐘信號αΚΦI和CLKΦ 2的時序圖。在從時刻t4至時刻tlO的時鐘周期130期間，時鐘信號CLK Φ I從時刻t4至時刻t6處于邏輯高，并且從時刻t6至時刻tlO處于邏輯低;并且時鐘信號CLK Φ 2從時刻t7至時刻t9處于邏輯高，并且從時刻t4至時刻t7和從時刻t9至tlO處于邏輯低。時鐘周期130具有等于輸入時鐘信號CLKIN的預定頻率的倒數的時間段T。
[0023]在時鐘周期130期間，時鐘信號αΚΦ I處于邏輯高的部分與時鐘信號αΚΦ 2處于邏輯高的部分不重疊。在時鐘周期130期間，時鐘信號αΚΦ I和αΚΦ 2從時刻t6至時刻t7均為邏輯低并且具有時間段TL1，并且從時刻t9至時刻tlO均為邏輯低并且具有時間段TL2。在一些實施例中，時間段Tl1和時間段Tl2之間的差值可用于測量時鐘信號CLK Φ I和CLK Φ 2之間的對稱性。時間段Tli和時間段Tl2之間的差值越小，時鐘信號CLK Φ I和CLK Φ 2之間越更具對稱性。在一些實施例中，時鐘信號CLK Φ I和CLK Φ 2之間越具對稱性，電荷栗110的功率轉換效率越好。
[0024]圖2A是根據一個或多個實施例的可用于圖1A中描繪的電路中的示例性時鐘生成電路200的示意圖。與圖1A中相同的或類似的組件給出相同的參考編號，并因此省略其詳細描述。
[0025]時鐘生成電路200包括輸入時鐘節點202、第一輸出時鐘節點204和第二輸出時鐘節點206。輸入時鐘節點202對應于輸入時鐘節點122，并且被配置為接收輸入時鐘信號CLKIN。第一輸出時鐘節點204對應于第一輸出時鐘節點124，并且被配置為輸出第一相位時鐘信號CLKOl。第二輸出時鐘節點206對應于第二輸出時鐘節點126，并且被配置為輸出第二相位時鐘信號CLK Φ 2。
[0026]時鐘生成電路200還包括兩相不重疊時鐘生成電路210、第一反相器222和第一延時電路224。兩相不重疊時鐘生成電路210被配置為:基于非反相時鐘信號CLKP和反相時鐘信號CLKN來生成第一相位時鐘信號CLK Φ和第二相位時鐘信號CLK Φ 2。反相器222被配置為:基于輸入時鐘信號CLKIN來生成反相時鐘信號CLKN。延時電路224被配置為:基于輸入時鐘信號CLKIN來生成非反相時鐘信號CLKP。在一些實施例中，輸入時鐘信號CLKIN具有預定頻率Freq(未示出)。
[0027]反相器222被配置為導致反相器222的輸出端222b與反相器222的輸入端222a之間的反相延時Dn(圖2B)。延時電路224被配置為導致延時電路224的輸出端224b與延時電路224的輸入端224a之間的非反相延時Dp(圖2B)。在一些實施例中，反相延時Dn和非反相延時Dp之間的差值在第一預定容差內。在一些實施例中，第一預定容差是預定頻率Freq的倒數的 1.0%。
[0028]兩相不重疊時鐘生成電路210包括與非門212和213、延時電路214和215以及反相器216和217。與非門212包括第一輸入端212a、第二輸入端212b和輸出端212c。與非門213包括第一輸入端213a、第二輸入端213b和輸出端213c。延時電路214包括輸入端214a和輸出端214b。延時電路215包括輸入端215a和輸出端215b。反相器216包括輸入端216a和輸出端216b。反相器217包括輸入端217a和輸出端217b。
[0029]與非門212的第一輸入端212a被配置為接收非反相時鐘信號CLKP。與非門212的輸出端212c與延時電路214的輸入端214a電耦合。延時電路214被配置為在延時電路214的輸出端214b處生成信號SI。反相器216的輸入端216a與延時電路214的輸出端214b電親合。反相器216的輸出端216b與第一輸出時鐘節點204電耦合。
[0030]與非門213的第一輸入端213a被配置為接收反相時鐘信號CLKN。與非門213的輸出端213c與延時電路215的輸入端215a電耦合。延時電路215被配置為在延時電路215的輸出端215b處生成信號S2。反相器217的輸入端217a與延時電路215的輸出端215b電親合。反相器217的輸出端217b與第二輸出時鐘節點206電耦合。
[0031]與非門212的第二輸入端212b與延時電路215的輸出端215b電耦合，并且被配置為接收信號S2。與非門213的第二輸入端213b與延時電路214輸出端214b電耦合，并且被配置為接收信號SI。
[0032]延時電路214包括串聯電耦合在輸入端214a與輸出端214b之間的2N個反相器。延時電路215包括串聯電耦合在輸入端215a與輸出端215b之間的2N個反相器。N是非零正整數。
[0033]此外，反相器222包括輸入端222a和輸出端222b，并且延時電路224包括輸入端224a和輸出端224b。反相器222的輸入端222a和延時電路224的輸入端224a與輸入時鐘節點202電耦合。延時電路224的輸出端224b與與非門212的第一輸入端212a電耦合。反相器222的輸出端222b與與非門213的第一輸入端213a電親合。
[0034]圖2B是根據一個或多個實施例的圖2A的時鐘生成電路200中的包括信號CLKIN、CLKP、CLKN、CLK Φ I和CLK Φ 2的各個信號的時序圖。
[0035]在一些實施例中，輸入時鐘信號CLKIN具有預定頻率Freq(未示出)。預定頻率Freq的倒數是輸入時鐘信號CLKIN的時鐘周期的持續時間段T。
[0036]在時刻t0處，時鐘信號CLKIN從邏輯低轉變為邏輯高。響應于時鐘信號CLKIN在時刻to處的轉變，在時刻tl處，延時電路224導致非反相時鐘信號CLKP從邏輯低轉變為邏輯高。另外，響應于時鐘信號CLKIN在時刻t0處的轉變，在時刻t2處，反相器222導致反相時鐘信號CLKN從邏輯高轉變為邏輯低。延時電路224導致時刻tl和時刻tlO之間的非反相延時Dp。反相器222導致時刻t2和時刻t0之間的反相延時Dn。在一些實施例中，反相延時Dn和非反相延時Dp之間的差值在第一預定容差內。在一些實施例中，預定容差是T(預定頻率Freq的倒數)的1.0%。
[0037]在時刻t3處，響應于信號CLKP在時刻tl處的上升沿和信號CLKN在時刻t2處的下降沿，兩相不重疊時鐘生成電路210導致時鐘信號CLKci) 2從邏輯高轉變為邏輯低。另外，在時刻t4處，響應于信號CLKP在時刻tl處的上升沿和信號CLKN在時刻t2處的下降沿，兩相不重疊時鐘生成電路210導致時鐘信號CLK Φ I從邏輯低轉變為邏輯高。
[0038]在時刻t5處，時鐘信號CLKIN從邏輯高轉變為邏輯低。響應時鐘信號CLKIN在時刻t5處的轉變，延時電路224導致非反相時鐘信號CLKP從邏輯高轉變為邏輯低。另外，響應于時鐘信號CLKIN在時刻t5處的轉變，反相器222導致反相時鐘信號CLKN從邏輯低轉變為邏輯高。然后，在時刻t6處，兩相不重疊時鐘生成電路210導致時鐘信號CLKOl從邏輯高轉變為邏輯低。另外，然后，在時刻t7處，兩相不重疊時鐘生成電路210導致時鐘信號αΚΦ 2從邏輯低轉變為邏輯高。
[0039]在時刻t8處，時鐘信號CLKIN從邏輯低轉變為邏輯高。響應于時鐘信號CLKIN在時刻t8的轉變，延時電路224導致非反相時鐘信號CLKP從邏輯低轉變為邏輯高。另外，響應于時鐘信號CLKIN在時刻t8處的轉變，反相器222導致反相時鐘信號CLKN從邏輯高轉變為邏輯低。然后，在時刻t9處，兩相不重疊時鐘生成電路210導致時鐘信號CLKΦ 2從邏輯高轉變為邏輯低。另外，然后，在時刻tlO處，兩相不重疊時鐘生成電路210導致時鐘信號αΚΦ I從邏輯低轉變為邏輯高。
[0040]響應于從時刻t0至時刻t8的時鐘周期232，時鐘信號CLK Φ I和CLK Φ 2形成從時刻t4至時刻tlO的時鐘周期234。時鐘周期232具有持續時間段T，并且時鐘周期234具有相同的持續時間段T。在時鐘周期234期間，時鐘信號CLK(i> I和CLK(i> 2從時刻t6至時刻t7均為邏輯低并且具有時間段TL1，以及從時刻t9至時刻tlO均為邏輯低并且具有時間段TL2。在一些實施例中，時間段Tli和時間段Tl2之間的差值可用于測量時鐘信號αΚΦ I和αΚΦ 2之間的對稱性。在一些實施例中，延時電路224被配置為具有足以使時間段IYdP時間段IY2之間的差值小于預定容差的預定延時Dp。在一些實施例中，時間段1^和時間段Tl2之間的預定容差是T的1.0%，T是預定頻率Freq的倒數。
[0041]圖3Α是根據一個或多個實施例的可用于諸如圖2Α中描繪的時鐘生成電路200的時鐘生成電路中的反相器310的示意圖。
[0042]反相器310包括串聯電耦合在電源節點302與參考節點304之間的P型晶體管312和N型晶體管314。電源節點302被配置為承載電源電壓VDD，并且參考節點304被配置為承載參考電壓VSS。晶體管312的柵極312g和晶體管314的柵極314g與反相器310的輸入端316電耦合。晶體管312的漏極312d和晶體管314的漏極314d與反相器310的輸出端318電耦合。晶體管312的源極312s與電源節點302電耦合。晶體管314的源極314s與參考節點304電耦合。在一些實施例中，輸入端316對應于圖2A中的輸出端222a，并且輸出端318對應于輸出端222b。
[0043]在一些實施例中，P型晶體管312具有第一溝道寬度與溝道長度(W/L)比率。在一些實施例中，N型晶體管314具有第二 W/L比率。
[0044]圖3B是根據一個或多個實施例的可用于諸如圖2A中描繪的時鐘生成電路200的時鐘生成電路中的示例性延時電路320的示意圖。
[0045]延時電路320包括并聯電耦合在延時電路320的輸入端326與延時電路320的輸出端328之間的P型晶體管322和N型晶體管324。在一些實施例中，輸入端326對應于圖2A中的輸入端224a，并且輸出端328對應于輸出端224b。晶體管322的漏極322d和晶體管324的漏極324d與延時電路320的輸出端328電耦合。晶體管322的源極322s和晶體管324的源極324s與延時電路320的輸入端326的電耦合。在一些實施例中，源極322s和漏極322d的放置是可互換的。在一些實施例中，源極324s和漏極324d的放置是可互換的。
[0046]P型晶體管322的柵極322g被配置為接收足以使P型晶體管322導通的信號。在一些實施例中，P型晶體管322的柵極322g與參考節點304(圖3A)電耦合。N型晶體管324的柵極324g被配置為接收足以使N型晶體管324導通的信號。在一些實施例中，N型晶體管324的柵極324g與電源節點302(圖3A)電耦合。
[0047]在一些實施例中，P型晶體管322具有第三W/L比率。在一些實施例中，N型晶體管324具有第四W/L比率。在一些實施例中，第三W/L比率小于P型晶體管312的第一W/L比率。在一些實施例中，第三W/L比率是P型晶體管312的第一W/L比率的一半。在一些實施例中，第四W/L比率小于N型晶體管314的第二W/L比率。在一些實施例中，第四W/L比率是N型晶體管314的第二 W/L比率的一半。
[0048]圖3C是根據一個或多個實施例的可用于諸如圖2A中描繪的時鐘生成電路200的時鐘生成電路中的另一示例性延時電路330的示意圖。
[0049]延時電路330包括P型晶體管332和333以及N型晶體管334和335 J型晶體管332和333串連電耦合在延時電路330的輸入端336與延時電路330的輸出端338之間。N型晶體管334和335串連電耦合在延時電路330的輸入端336與延時電路330的輸出端338之間。在一些實施例中，輸入端336對應于圖2A中的輸入端224a，并且輸出端338對應于輸出端224b。
[0050]晶體管332的源極332s與輸入端326電耦合。晶體管332的漏極332d與晶體管333的源極333s電耦合。晶體管333的漏極333d與輸出端338電耦合。晶體管334的源極334s與輸入端326電耦合。晶體管334的漏極334d與晶體管335的源極335S電耦合。晶體管335的漏極335d與輸出端338電耦合。在一些實施例中，源極332s和漏極332d或源極333a和漏極333d的放置是可互換的。在一些實施例中，源極334s和漏極334d或源極335s和漏極335d的放置是可互換的。
[0051]P型晶體管332的柵極332g和P型晶體管333的柵極333g被配置為接收足以使P型晶體管332和333導通的信號。在一些實施例中，P型晶體管332和333的柵極332g和333g與參考節點304(圖3A)電耦合。N型晶體管334的柵極334g和N型晶體管335的柵極335g被配置為接收足以使N型晶體管334和335導通的信號。在一些實施例中，N型晶體管334和335的柵極334g和335g與電源節點302(圖3A)電耦合。
[0052]在一些實施例中，P型晶體管332和333具有第五W/L比率。在一些實施例中，N型晶體管334和335具有第六W/L比率。在一些實施例中，第五W/L比率小于P型晶體管312的第一W/L比率。在一些實施例中，第五W/L比率與P型晶體管312的第一W/L比率相同。在一些實施例中，第六W/L比率小于N型晶體管的314的第二W/L比率。在一些實施例中，第六W/L比率與N型晶體管314的第二W/L比率相同。
[0053]圖3D是根據一個或多個實施例的可用于諸如圖2A中描繪的時鐘生成電路200的時鐘生成電路中的另一示例性延時電路340的示意圖。
[0054]延時電路340是電阻-電容延時電路，包括電容器件342和電阻器件344。電容器件342電耦合在延時電路340的輸入端346與參考節點304之間。電阻器件344電耦合在延時電路340的輸入端346與延時電路340的輸出端348之間。在一些實施例中，輸入端346對應于圖2A中的輸入端224a，并且輸出端348對應于輸出端224b。
[0055]圖4A是根據一個或多個實施例的可用于圖1A中描繪的電路中的另一示例性時鐘生成電路400的示意圖。圖4A中的與圖2A中相同或類似的組件給出相同的參考編號，并且因此省略其詳細描述。
[0056]與時鐘生成電路200相比，時鐘生成電路400用兩相不重疊時鐘生成電路410來代替兩相不重疊時鐘生成電路210。時鐘生成電路400包括第一輸出時鐘節點404和第二輸出時鐘節點406。兩相不重疊時鐘生成電路410被配置為:基于非反相時鐘信號CLKP和反相時鐘信號CLKN來生成第一相位時鐘信號CLK Φ 3和第二相位時鐘信號CLK Φ 4。信號CLKP和CLKN由延時電路224和反相器222基于輸入時鐘信號CLKIN來生成。在一些實施例中，輸入時鐘信號CLKIN具有預定頻率Freq (未示出)
[0057]兩相不重疊時鐘生成電路410包括或非門412和413以及延時電路414和415。或非門412包括第一輸入端412a、第二輸入端412b和輸出端412c。或非門413包括第一輸入端413a、第二輸入端413b和輸出端413c。延時電路414對應于延時電路214，并且包括輸入端414a和輸出端414b。延時電路415對應于延時電路215，并且包括輸入端415a和輸出端415b。
[0058]或非門412的第一輸入端412a被配置為接收非反相時鐘信號CLKP。或非門412的輸出端412c與延時電路414的輸入端414a電耦合。延時電路414被配置為在延時電路414的輸出端414b處生成信號S3。輸出端414b與第一輸出時鐘節點404電耦合。
[0059]或非門413的第一輸入端413a被配置為接收反相時鐘信號CLKN。或非門413的輸出端413 c與延時電路415的輸入端415a電耦合。延時電路415被配置為在延時電路415的輸出端415b處生成信號S4。輸出端415b與第二輸出時鐘節點406電耦合。
[0060]或非門412的第二輸入端412b與延時電路415的輸出端415b電耦合，并且配置為接收信號S4。或非門413的第二輸入端413b與延時電路414的輸出端414b電親合，并且被配置為接收信號S3。
[0061 ] 延時電路414對應于延時電路214，并且包括串聯電耦合在輸入端414a與輸出端414b之間的2N個反相器。延時電路415對應于延時電路215，并且包括串聯電耦合在輸入端415a與輸出端415b之間的2N個反相器。N是非零正整數。
[0062]圖4B是根據一個或多個實施例的圖4A的時鐘生成電路400中的包括信號CLKIN、CLKP、CLKN、CLK Φ 3和CLK Φ 4的各個信號的時序圖。與圖2B中相同或類似的組件給出相同的參考編號，并且因此省略其詳細描述。
[0063]在一些實施例中，輸入時鐘信號CLKIN具有預定頻率Freq(未示出)。預定頻率Freq的倒數是輸入時鐘信號CLKIN的時鐘周期的持續時間段T。
[0064]在時刻t3處，響應于信號CLKP在時刻tl處的上升沿和信號CLKN在時刻t2處的下降沿，兩相不重疊時鐘生成電路410導致時鐘信號CLKci) 3從邏輯高轉變為邏輯低。另外，在時刻t4處，響應于信號CLKP在時刻tl處的上升沿和信號CLKN在時刻t2處的下降沿，兩相不重疊時鐘生成電路410導致時鐘信號CLK Φ 4從邏輯低轉變為邏輯高。
[0065]在時刻t5處，時鐘信號CLKIN從邏輯高轉變為邏輯低。響應于時鐘信號CLKIN在時刻t5處的轉變，延時電路224導致非反相時鐘信號CLKP從邏輯高轉變為邏輯低，并且反相器222導致反相時鐘信號CLKN從邏輯低轉變為邏輯高。然后，在時刻t6處，兩相不重疊時鐘生成電路410導致時鐘信號αΚΦ4從邏輯高轉變為邏輯低。另外，然后，在時刻t7處，兩相不重疊時鐘生成電路410導致時鐘信號CLK Φ 3從邏輯低轉變為邏輯高。
[0066]在時刻t8處，時鐘信號CLKIN從邏輯低轉變為邏輯高。響應于時鐘信號CLKIN在時刻t8處的轉變，延時電路224導致非反相時鐘信號CLKP從邏輯低轉變為邏輯高，并且反相器222導致反相時鐘信號CLKN從邏輯高轉變為邏輯低。然后，在時刻t9處，兩相不重疊時鐘生成電路410導致時鐘信號αΚΦ 3從邏輯高轉變為邏輯低。另外，然后，在時刻tlO處，兩相不重疊時鐘生成電路410導致時鐘信號CLK Φ 4從邏輯低轉變為邏輯高。
[0067]響應于從時刻t0至時刻t8的時鐘周期432，時鐘信號CLK Φ 3和CLK Φ 4形成從時刻t4至時刻tlO的時鐘周期432。時鐘周期432有持續時間段T，并且時鐘周期434具有相同的持續時間段T。在時鐘周期434期間，時鐘信號αΚΦ 3和αΚΦ 4從時刻t6至時刻t7均為邏輯低并且具有時間段TL3，并且從時刻t9至時刻tlO均為邏輯低并且具有時間段TL4。在一些實施例中，時間段Tl3和時間段TL4之間的差值可用于測量時鐘信號CLK Φ 3和CLK Φ 4之間的對稱性。在一些實施例中，延時電路224被配置為具有足以使時間段IY3和時間段IY4之間的差值小于預定容差的預定延時Dp。在一些實施例中，時間段Tl3和時間段TL4之間的預定容差是T的1.0%，T是預定頻率Freq的倒數。
[0068]圖5是根據一些實施例的操作諸如圖2Α或圖4Α中描繪的時鐘生成電路的時鐘生成電路以生成一對兩相不重疊時鐘信號的方法500的流程圖。應該理解，可以在圖5中示出的方法500之前、期間和/或之后執行附加的操作，并且本文僅簡要描述其他一些的處理。
[0069]方法500開始于操作510，其中基于輸入時鐘信號CLKIN，由反相器222生成反相時鐘信號CLKN。在一些實施例中，輸入時鐘信號CLKIN具有預定頻率Freq。
[0070]方法500繼續至操作520，其中基于輸入時鐘信號CLKIN，由延時電路224生成非反相時鐘信號CLKP。延時電路224具有預定延時DP。
[0071]方法500繼續至操作530，其中由兩相不重疊時鐘生成電路210或410生成該對兩相不重疊時鐘信號的第一相位時鐘信號CLK Φ I或CLK Φ 3和第二相位時鐘信號CLK Φ 2或CLK Φ
4。在時鐘周期234或434內的第一時間段Tli或Tl3和第二時間段Tl2或TL4期間，第一相位時鐘信號CLK Φ I或CLK Φ 3和第二相位時鐘信號CLK Φ 2或CLK Φ 4對應于相同的邏輯值。在時鐘周期234或434的剩余時間段期間，第一相位時鐘信號CLK Φ I或CLK Φ 3和第二相位時鐘信號CLK Φ 2或CLK Φ 4對應于不同的邏輯值。時鐘周期234或434具有時間段T，T是預定頻率Freq的倒數。
[0072]在一些實施例中，延時電路224的預定延時Dp被設置為足以使第一時間段Tl1或Tl3與第二時間段IY2或IY4之間的差值小于預定容差。在一些實施例中，預定容差是時鐘周期234或434的時間段T的1.0%。
[0073]操作530還包括基于對非反相時鐘信號CLKP和第二信號S2或S4執行第一邏輯操作來生成第一信號SI或S3(操作532);并且基于對反相時鐘信號CLKN和第一信號SI或S3執行第二邏輯操作來生成第二信號S2或S4。在一些實施例中，第一邏輯操作和第二邏輯操作均為與非操作或均為或非操作。
[0074]在一些實施例中，由邏輯門212或412和延時電路214或414執行生成第一信號SI或S3。在一些實施例中，由邏輯門213或413和延時電路215或415執行生成第二信號S2或S4。在一些實施例中，邏輯門212或412和邏輯門213或413對應于相同的邏輯門配置。在一些實施例中，延時電路214或414和延時電路215或415對應于相同的延時電路配置。
[0075]根據一個實施例，時鐘生成電路包括兩相不重疊時鐘生成電路、反相器和延時電路。兩相不重疊時鐘生成電路被配置為:基于非反相時鐘信號和反相時鐘信號來生成第一相位時鐘信號和第二相位時鐘信號。在時鐘周期內的第一時間段和第二時間段期間，第一相位時鐘信號和第二相位時鐘信號對應于相同的邏輯值，并且在時鐘周期的剩余時間段期間，第一相位時鐘信號和第二相位時鐘信號對應于不同的邏輯值。反相器被配置為基于輸入時鐘信號來生成反相時鐘信號。延時電路被配置為基于輸入時鐘信號來生成非反相時鐘信號。延時電路具有足以使第一時間段和第二時間段之間的差值小于預定容差的預定延時。
[0076]根據另一實施例，時鐘生成電路包括:第一邏輯門，具有第一輸入端、第二輸入端和輸出端;第二邏輯門，具有第一輸入端、第二輸入端和輸出端;第一反相器，具有輸入端和輸出端;第一延時電路，具有輸入端和輸出端;第二延時電路，具有輸入端和輸出端；以及第三延時電路，具有輸入端和輸出端。第一反相器的輸出端與第二邏輯門的第一輸入端電親合。第一延時電路的輸入端與第一邏輯門的輸出端電親合，并且第一延時電路的輸出端與第二邏輯門的第二輸入端電耦合。第二延時電路的輸入端與第二邏輯門的輸出端電耦合，并且第二延時電路的輸出端與第一邏輯門的第二輸入端電耦合。第三延時電路的輸入端與第一反相器的輸入端電親合，并且第三延時電路的輸出端與第一邏輯門的第一輸入端電親合。第一反相器被配置為導致第一反相器的輸出端與第一反相器的輸入端之間的反相延時。第三延時電路被配置為導致第三延時電路的輸出端與第三延時電路的輸入端之間的非反相延時。反相延時和非反相延時之間的差值在預定容差內。
[0077]根據另一實施例，生成第一相位時鐘信號和第二相位時鐘信號的方法。方法包括:基于輸入時鐘信號，由反相器生成反相時鐘信號，輸入時鐘信號具有預定頻率。基于輸入時鐘信號，由第一延時電路生成非反相時鐘信號。第一延時電路具有預定延時。基于非反相時鐘信號和反相時鐘信號，由兩相不重疊時鐘生成電路生成第一相位時鐘信號和第二相位時鐘信號。在時鐘周期內的第一時間段和第二時間段期間，第一相位時鐘信號和第二相位時鐘信號對應于相同的邏輯值。在時鐘周期的剩余時間段期間，第一相位時鐘信號和第二相位時鐘信號對應于不同的邏輯值。時鐘周期具有預定頻率的倒數的時間段。預定延時被設置為足以使第一時間段和第二時間段之間的差值小于預定容差。
[0078]本發明的實施例提供了一種時鐘生成電路，包括:兩相不重疊時鐘生成電路，配置為基于非反相時鐘信號和反相時鐘信號來生成第一相位時鐘信號和第二相位時鐘信號，在時鐘周期內的第一時間段和第二時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于相同的邏輯值，并且在所述時鐘周期的剩余時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于不同的邏輯值;反相器，配置為基于輸入時鐘信號來生成所述反相時鐘信號；以及延時電路，配置為基于所述輸入時鐘信號來生成所述非反相時鐘信號，所述延時電路具有足以使所述第一時間段和所述第二時間段之間的差值小于預定容差的預定延時。
[0079]根據本發明的一個實施例，其中所述輸入時鐘信號具有預定頻率;所述時鐘周期具有所述預定頻率的倒數的時間段;以及所述預定容差是所述時鐘周期的時間段的1.0%。
[0080]根據本發明的一個實施例，其中所述反相器包括第一P型晶體管和第一N型晶體管，所述第一 P型晶體管和所述第一 N型晶體管串聯電耦合，所述第一 P型晶體管和所述第一N型晶體管的柵極與所述反相器的輸入端電耦合，并且所述第一 P型晶體管和所述第一 N型晶體管的漏極與所述反相器的輸出端電耦合;所述延時電路包括第二 P型晶體管和第二 N型晶體管，所述第二 P型晶體管和所述第二 N型晶體管并聯電耦合在所述延時電路的輸入端與所述延時電路的輸出端之間；所述第一 P型晶體管具有第一溝道寬度與溝道長度(W/L)比率;所述第一 N型晶體管具有第二溝道寬度與溝道長度(W/L)比率;所述第二 P型晶體管具有比所述第一溝道寬度與溝道長度(W/L)比率小的第三溝道寬度與溝道長度(W/L)比率;所述第二 N型晶體管具有比所述第二溝道寬度與溝道長度(W/L)比率小的第四溝道寬度與溝道長度(W/L)比率。
[0081]根據本發明的一個實施例，其中所述第二P型晶體管的柵極被配置為接收足以使所述第二P型晶體管導通的第一信號；以及所述第二N型晶體管的柵極被配置為接收足以使所述第二 N型晶體管導通的第二信號。
[0082]根據本發明的一個實施例，其中所述延時電路包括多個P型晶體管和多個N型晶體管，所述多個P型晶體管串聯電耦合在所述延時電路的輸入端與所述延時電路的輸出端之間，并且所述多個N型晶體管串聯電耦合在所述延時電路的輸入端與所述延時電路的輸出端之間。
[0083]根據本發明的一個實施例，其中所述多個P型晶體管的柵極被配置為接收足以使所述多個P型晶體管導通的第一信號；以及所述多個N型晶體管的柵極被配置為接收足以使所述多個N型晶體管導通的第二信號。
[0084]根據本發明的一個實施例，其中所述延時電路包括電阻-電容延時電路。
[0085]本發明的實施例還提供了一種時鐘生成電路，包括:第一邏輯門，具有第一輸入端、第二輸入端和輸出端;第二邏輯門，具有第一輸入端、第二輸入端和輸出端；第一反相器，具有輸入端和輸出端，所述第一反相器的輸出端與所述第二邏輯門的第一輸入端電耦合;第一延時電路，具有輸入端和輸出端，所述第一延時電路的輸入端與所述第一邏輯門的輸出端電耦合，并且所述第一延時電路的輸出端與所述第二邏輯門的第二輸入端電耦合；第二延時電路，具有輸入端和輸出端，所述第二延時電路的輸入端與所述第二邏輯門的輸出端電耦合，并且所述第二延時電路的輸出端與所述第一邏輯門的第二輸入端電耦合；以及第三延時電路，具有輸入端和輸出端，所述第三延時電路的輸入端與所述第一反相器的輸入端電親合，并且所述第三延時電路的輸出端與所述第一邏輯門的第一輸入端電親合，其中所述第一反相器被配置為導致所述第一反相器的輸出端與所述第一反相器的輸入端之間的反相延時;所述第三延時電路被配置為導致所述第三延時電路的輸出端與所述第三延時電路的輸入端之間的非反相延時;和所述反相延時和所述非反相延時之間的差值在預定容差內。
[0086]根據本發明的一個實施例，其中，所述預定容差是預定頻率的倒數的1.0%。
[0087]根據本發明的一個實施例，時鐘電路還包括下列條件中的一個:所述第一邏輯門和所述第二邏輯門是與非門；或所述第一邏輯門和所述第二邏輯門是或非門。
[0088]根據本發明的一個實施例，其中所述第一延時電路包括串聯電親合的2N個反相器，N是非零正整數；以及所述第二延時電路包括串聯電耦合的另外2N個反相器。
[0089]根據本發明的一個實施例，其中所述第一反相器包括第一P型晶體管和第一 N型晶體管，所述第一 P型晶體管和所述第一 N型晶體管串聯電耦合，所述第一 P型晶體管和所述第一 N型晶體管的柵極與所述第一反相器的輸入端電耦合，并且所述第一 P型晶體管和所述第一 N型晶體管的漏極與所述第一反相器的輸出端電耦合;所述第三延時電路包括第二 P型晶體管和第二 N型晶體管，所述第二 P型晶體管和所述第二 N型晶體管并聯電耦合在所述第三延時電路的輸入端與所述第三延時電路的輸出端之間；所述第一 P型晶體管具有第一溝道寬度與溝道長度(W/L)比率;所述第一 N型晶體管具有第二溝道寬度與溝道長度(W/L)比率；所述第二 P型晶體管具有比所述第一溝道寬度與溝道長度(W/L)比率小的第三溝道寬度與溝道長度(W/L)比率;所述第二 N型晶體管具有比所述第二溝道寬度與溝道長度(W/L)比率小的第四溝道寬度與溝道長度(W/L)比率。
[0090]根據本發明的一個實施例，其中所述第二P型晶體管的柵極被配置為接收足以使所述第二P型晶體管導通的第一信號；以及所述第二N型晶體管的柵極被配置為接收足以使所述第二 N型晶體管導通的第二信號。
[0091]根據本發明的一個實施例，其中所述第三延時電路包括多個P型晶體管和多個N型晶體管，所述多個P型晶體管串聯電耦合在所述第三延時電路的輸入端與所述第三延時電路的輸出端之間，并且所述多個N型晶體管串聯電耦合在所述第三延時電路的輸入端與所述第三延時電路的輸出端之間。
[0092]根據本發明的一個實施例，其中所述多個P型晶體管的柵極被配置為接收足以使所述多個P型晶體管導通的第一信號；以及所述多個N型晶體管的柵極被配置為接收足以使所述多個N型晶體管導通的第二信號。
[0093]根據本發明的一個實施例，其中所述第三延時電路包括電阻-電容延時電路。
[0094]本發明的實施例還提供了一種生成第一相位時鐘信號和第二相位時鐘信號的方法，所述方法包括:基于輸入時鐘信號，由反相器生成反相時鐘信號，所述輸入時鐘信號具有預定頻率;基于所述輸入時鐘信號，由第一延時電路生成非反相時鐘信號，所述第一延時電路具有預定延時；以及基于所述非反相時鐘信號和所述反相時鐘信號，由兩相不重疊時鐘生成電路生成所述第一相位時鐘信號和所述第二相位時鐘信號，其中在時鐘周期內的第一時間段和第二時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于相同的邏輯值;在所述時鐘周期的剩余時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于不同的邏輯值;所述時鐘周期具有所述預定頻率的倒數的時間段;和所述預定延時被設置為足以使所述第一時間段和所述第二時間段之間的差值小于預定容差。
[0095]根據本發明的一個實施例，其中，所述預定容差是所述時鐘周期的時間段的1.0%。
[0096]根據本發明的一個實施例，其中，生成所述第一相位時鐘信號和所述第二相位時鐘信號包括:基于對所述非反相時鐘信號和第二信號執行第一邏輯操作來生成第一信號；以及基于對所述反相時鐘信號和所述第一信號執行第二邏輯操作來生成所述第二信號，所述第一邏輯操作和所述第二邏輯操作均為與非操作或均為或非操作。
[0097]根據本發明的一個實施例，其中由第一邏輯門和第二延時電路執行所述生成第一信號；由第二邏輯門和第三延時電路執行所述生成第二信號;所述第一邏輯門和所述第二邏輯門對應于相同的邏輯門配置；以及所述第二延時電路和所述第三延時電路對應于相同的延時電路配置。
[0098]上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。
【主權項】
1.一種時鐘生成電路，包括: 兩相不重疊時鐘生成電路，配置為基于非反相時鐘信號和反相時鐘信號來生成第一相位時鐘信號和第二相位時鐘信號，在時鐘周期內的第一時間段和第二時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于相同的邏輯值，并且在所述時鐘周期的剩余時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于不同的邏輯值；反相器，配置為基于輸入時鐘信號來生成所述反相時鐘信號；以及延時電路，配置為基于所述輸入時鐘信號來生成所述非反相時鐘信號，所述延時電路具有足以使所述第一時間段和所述第二時間段之間的差值小于預定容差的預定延時。2.根據權利要求1所述的時鐘生成電路，其中 所述輸入時鐘信號具有預定頻率； 所述時鐘周期具有所述預定頻率的倒數的時間段；以及 所述預定容差是所述時鐘周期的時間段的1.0%。3.根據權利要求1所述的時鐘生成電路，其中 所述反相器包括第一 P型晶體管和第一 N型晶體管，所述第一 P型晶體管和所述第一 N型晶體管串聯電耦合，所述第一 P型晶體管和所述第一 N型晶體管的柵極與所述反相器的輸入端電耦合，并且所述第一 P型晶體管和所述第一 N型晶體管的漏極與所述反相器的輸出端電親合; 所述延時電路包括第二 P型晶體管和第二 N型晶體管，所述第二 P型晶體管和所述第二 N型晶體管并聯電耦合在所述延時電路的輸入端與所述延時電路的輸出端之間； 所述第一 P型晶體管具有第一溝道寬度與溝道長度(W/L)比率； 所述第一 N型晶體管具有第二溝道寬度與溝道長度(W/L)比率； 所述第二 P型晶體管具有比所述第一溝道寬度與溝道長度(W/L)比率小的第三溝道寬度與溝道長度(W/L)比率； 所述第二 N型晶體管具有比所述第二溝道寬度與溝道長度(W/L)比率小的第四溝道寬度與溝道長度(W/L)比率。4.根據權利要求3所述的時鐘生成電路，其中 所述第二 P型晶體管的柵極被配置為接收足以使所述第二 P型晶體管導通的第一信號；以及 所述第二 N型晶體管的柵極被配置為接收足以使所述第二 N型晶體管導通的第二信號。5.根據權利要求1所述的時鐘生成電路，其中 所述延時電路包括多個P型晶體管和多個N型晶體管，所述多個P型晶體管串聯電耦合在所述延時電路的輸入端與所述延時電路的輸出端之間，并且所述多個N型晶體管串聯電耦合在所述延時電路的輸入端與所述延時電路的輸出端之間。6.根據權利要求5所述的時鐘生成電路，其中 所述多個P型晶體管的柵極被配置為接收足以使所述多個P型晶體管導通的第一信號；以及 所述多個N型晶體管的柵極被配置為接收足以使所述多個N型晶體管導通的第二信號。7.根據權利要求1所述的時鐘生成電路，其中 所述延時電路包括電阻-電容延時電路。8.—種時鐘生成電路，包括: 第一邏輯門，具有第一輸入端、第二輸入端和輸出端； 第二邏輯門，具有第一輸入端、第二輸入端和輸出端； 第一反相器，具有輸入端和輸出端，所述第一反相器的輸出端與所述第二邏輯門的第一輸入端電親合； 第一延時電路，具有輸入端和輸出端，所述第一延時電路的輸入端與所述第一邏輯門的輸出端電耦合，并且所述第一延時電路的輸出端與所述第二邏輯門的第二輸入端電耦合； 第二延時電路，具有輸入端和輸出端，所述第二延時電路的輸入端與所述第二邏輯門的輸出端電耦合，并且所述第二延時電路的輸出端與所述第一邏輯門的第二輸入端電耦合；以及 第三延時電路，具有輸入端和輸出端，所述第三延時電路的輸入端與所述第一反相器的輸入端電耦合，并且所述第三延時電路的輸出端與所述第一邏輯門的第一輸入端電耦入η ? 其中 所述第一反相器被配置為導致所述第一反相器的輸出端與所述第一反相器的輸入端之間的反相延時； 所述第三延時電路被配置為導致所述第三延時電路的輸出端與所述第三延時電路的輸入端之間的非反相延時;和 所述反相延時和所述非反相延時之間的差值在預定容差內。9.根據權利要求8所述的時鐘生成電路，其中，所述預定容差是預定頻率的倒數的1.0%。10.—種生成第一相位時鐘信號和第二相位時鐘信號的方法，所述方法包括: 基于輸入時鐘信號，由反相器生成反相時鐘信號，所述輸入時鐘信號具有預定頻率； 基于所述輸入時鐘信號，由第一延時電路生成非反相時鐘信號，所述第一延時電路具有預定延時；以及 基于所述非反相時鐘信號和所述反相時鐘信號，由兩相不重疊時鐘生成電路生成所述第一相位時鐘信號和所述第二相位時鐘信號，其中 在時鐘周期內的第一時間段和第二時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于相同的邏輯值； 在所述時鐘周期的剩余時間段期間，所述第一相位時鐘信號和所述第二相位時鐘信號對應于不同的邏輯值； 所述時鐘周期具有所述預定頻率的倒數的時間段;和 所述預定延時被設置為足以使所述第一時間段和所述第二時間段之間的差值小于預定容差。
【文檔編號】H03K5/151GK105991114SQ201610146047
【公開日】2016年10月5日
【申請日】2016年3月15日
【發明人】楊天駿, 林志昌, 黃明杰
【申請人】臺灣積體電路制造股份有限公司