一種基于FinFET器件絕熱PAL-2N結構型JK觸發器的制造方法
【專利摘要】本發明公開了一種基于FinFET器件絕熱PAL?2N結構型JK觸發器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管和第十一N型FinFET管；優點是本發明的絕熱PAL?2N結構型JK觸發器在不影響電路性能的情況下，減少了FinFET管的數量，電路面積顯著減少、延時、功耗和功耗延時積顯著降低。
【專利說明】
-種基于F i nFET器件絕熱PAL-2N結構型JK觸發器
技術領域
[0001] 本發明設及一種基于Fin陽T器件的JK觸發器，尤其是設及一種基于Fin陽T器件絕 熱PAk2N結構型JK觸發器。
【背景技術】
[0002] JK觸發器是數字電路系統中不可缺少的基本時序電路，在數字電路系統具有重要 的位置。絕熱EC化電路為采用雙輸入雙輸出的差分結構，現有的性能較好的JK觸發器通常 采用EC化電路結構實現，目前我們將使用絕熱EC化電路結構實現的JK觸發器稱為絕熱EC化 結構型JK觸發器。
[0003] 隨著VI化技術的不斷進步，數字電路系統的運行速度不斷提高，對JK觸發器的速 度的要求也越來越高。FinFET管(罐式場效晶體管，Fin Field-Effect Transistor)是一種 互補式金氧半導體(CMOS)晶體管，具有高速、低功耗和面積小等優點，目前已應用于絕熱 EC化結構型JK觸發器的設計領域。現有的基于FinFET器件絕熱EC化結構型JK觸發器的電路 圖如圖1所示，該基于FinFET器件絕熱EC化結構型JK觸發器由S個電路結構相同的反相器 (Fl、F2和F3)、兩個P型Fin陽T管和8個N型FinFET管組成，其中每個反相器由兩個P型Fin陽T 管和2個N型Fin陽T管組成。現有的基于Fin陽T器件絕熱EC化結構型JK觸發器通過四個時鐘 信號(CLK1、化K2、化K3和化K4)控制器工作過程并且為其提供能量。現有的基于Fin陽T器件 絕熱EC化結構型JK觸發器中反相器的符號圖如圖2(a)所示;現有的基于FinFET器件絕熱 EC化結構型JK觸發器中反相器的電路圖如圖2(b)所示;現有的基于FinFET器件絕熱EC化結 構型JK觸發器中反相器接入的功率時鐘信號的波形圖如圖3所示。
[0004] 但是，現有的基于FinFET器件絕熱EC化結構型JK觸發器存在W下問題:現有的基 于FinFET器件絕熱EC化結構型JK觸發器采用22個Fin陽T管來實現JK觸發器功能，Fin陽T管 數量較多，并且其內含有的P型FinFET管由于闊值電壓的存在，使得能量在預充電階段和求 值階段不能都得W全部釋放或回收，部分能量消耗在電阻上，W熱能的形式損耗了，而且其 輸出節點懸空又會造成了一定能量損耗，由此導致現有的基于FinFET器件絕熱EC化結構型 JK觸發器電路面積、延時、功耗和功耗延時積均較大。
[0005] 鑒此，設計一種電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件絕熱 PAk2N結構型JK觸發器具有重要意義。
【發明內容】
[0006] 本發明所要解決的技術問題是提供一種電路面積、延時、功耗和功耗延時積均較 小的基于Fin陽T器件絕熱PAk2N結構型JK觸發器。
[0007] 本發明解決上述技術問題所采用的技術方案為:一種基于FinFET器件絕熱PAk2N 結構型JK觸發器，包括第一 P型FinFET管、第二P型FinFET管、第SP型FinFET管、第四P型 FinFET管、第一N型Fin陽T管、第二N型FinFET管、第SN型Fin陽T管、第四N型FinFET管、第五 N型FinFET管、第六N型Fin陽T管、第屯N型FinFET管、第八N型FinFET管、第九N型FinFET管、 第十N型FinFET管和第^^一N型FinFET管;所述的第一 P型FinFET管的源極、所述的第二P型 FinFET管的源極、所述的第SN型Fin陽T管的源極、所述的第四N型Fin陽T管的源極、所述的 第五N型FinFET管的源極、所述的第六N型FinFET管的源極和所述的第屯N型FinFET管的源 極連接且其連接端為所述的絕熱PAk2N結構型JK觸發器的第一時鐘信號輸入端，所述的絕 熱PAレ2N結構型化觸發器的第一時鐘信號輸入端接入幅值電平對應邏輯1的第一時鐘信 號，所述的第SP型FinFET管的源極、所述的第四P型FinFET管的源極、所述的第十N型 尸王證61'管的源極和所述的第^^一N型FinFET管的源極連接且其連接端為所述的絕熱PAk2N 結構型JK觸發器的第二時鐘信號輸入端，所述的絕熱PAk2N結構型JK觸發器的第二時鐘信 號輸入端接入幅值電平對應邏輯1的第二時鐘信號，所述的第二時鐘信號和所述的第一時 鐘信號的相位相差180度，所述的第一 P型FinFET管的漏極、所述的第二P型FinFET管的前 柵、所述的第二P型FinFET管的背柵、所述的第一 N型FinFET管的漏極、所述的第二N型 FinFET管的前柵、所述的第二N型FinFET管的背柵、所述的第SN型FinFET管的漏極、所述的 第四N型FinFET管的漏極、所述的第十N型FinFET管的前柵和所述的第十N型FinFET管的背 柵連接且其連接端為所述的絕熱PAレ2N結構型化觸發器的第一輸入端，所述的第二P型 FinFET管的漏極、所述的第一 P型FinFET管的前柵、所述的第一 P型FinFET管的背柵、所述的 第二N型FinFET管的漏極、所述的第五N型FinFET管的漏極、所述的第六N型FinFET管的漏 極、所述的第屯N型FinFET管的漏極、所述的第一 N型FinFET管的前柵、所述的第一 N型 尸山。61'管的背柵、所述的第^^一N型FinFET管的前柵和所述的第^^一N型FinFET管的背柵連 接，所述的第SP型FinFET管的漏極、所述的第四P型FinFET管的前柵、所述的第四P型 FinFET管的背柵、所述的第十N型FinFET管的漏極、所述的第九N型FinFET管的前柵、所述的 第九N型FinFET管的背柵、所述的第八N型FinFET管的漏極、所述的第四N型FinFET管的背柵 和所述的第六N型FinFET管的背柵連接，所述的第四P型FinFET管的漏極、所述的第SP型 尸王證61'管的前柵、所述的第^?型。1證61'管的背柵、所述的第^^一N型FinFET管的漏極、所述 的第八N型FinFET管的前柵、所述的第八N型FinFET管的背柵、所述的第九N型FinFET管的漏 極、所述的第SN型Fin陽T管的背柵和所述的第屯N型FinFET管的背柵連接，所述的第一 N型 FinFET管的源極、所述的第二N型FinFET管的源極、所述的第八N型FinFET管的源極和所述 的第九N型FinFET管的源極接地，所述的第SN型FinFET管的前柵為所述的絕熱PAk2N結構 型JK觸發器的第一輸入端，所述的第五N型FinFET管的前柵和所述的第六N型FinFET管的前 柵連接且其連接端為所述的絕熱PAレ2N結構型化觸發器的第二輸入端，所述的第四N型 FinFET管的前柵為所述的絕熱PAk2N結構型JK觸發器的第二反相輸入端，所述的第五N型 FinFET管的背柵和所述的第屯N型FinFET管的前柵連接且其連接端為所述的絕熱PAk2N結 構型JK觸發器的第一反相輸入端;所述的第一 P型FinFET管、所述的第二P型FinFET管、所述 的第SP型Fin陽T管和所述的第四P型FinFET管的罐的個數為2,所述的第一 N型Fin陽T管、 所述的第二N型Fin陽T管、所述的第SN型Fin陽T管、所述的第四N型FinFET管、所述的第五N 型FinFET管、所述的第六N型Fin陽T管、所述的第屯N型FinFET管、所述的第八N型Fin陽T管、 所述的第九N型FinFET管、所述的第十N型FinFET管和所述的第^^一N型FinFET管的罐的個 數為1。
[000引所述的第SN型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所 述的第六N型FinFET管和所述的第屯N型FinFET管為高闊值管，所述的第一 P型FinFET管、所 述的第二P型Fin陽T管、所述的第SP型FinFET管、所述的第四P型Fin陽T管、所述的第一 N型 FinFET管、所述的第二N型Fin陽T管、所述的第八N型Fin陽T管、所述的第九N型FinFET管、所 述的第十N型FinFET管和所述的第^^一N型FinFET管為低闊值管。
[0009] 所述的第SN型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所 述的第六N型FinFET管和所述的第屯N型FinFET管的闊值為0.6V，所述的第一 P型FinFET管、 所述的第二P型Fin陽T管、所述的第SP型Fin陽T管、所述的第四P型FinFET管、所述的第一 N 型FinFET管、所述的第二N型Fin陽T管、所述的第八N型FinFET管、所述的第九N型Fin陽T管、 所述的第十N型FinFET管和所述的第^^一N型FinFET管的闊值為0.1 V。
[0010] 與現有技術相比，本發明的優點在于通過第一 P型FinFET管、第二P型FinFET管、第 SP 型 FinFET 管、第四P 型 FinFET 管、第一 N 型 FinFET 管、第二 N 型 FinFET 管、第 SN 型 FinFET 管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第屯N型FinFET管、第八N型 FinFET管、第九N型Fin陽T管、第十N型FinFET管和第^-一N型FinFET管構造絕熱PAk2N結構 型JK觸發器，第一 P型Fin陽T管的源極、第二P型FinFET管的源極、第SN型Fin陽T管的源極、 第四N型FinFET管的源極、第五N型FinFET管的源極、第六N型FinFET管的源極和第屯N型 FinFET管的源極接入幅值電平對應邏輯1的第一時鐘信號，第SP型FinFET管的源極、第四P 型FinFET管的源極、第十N型FinFET管的源極和第^^一N型FinFET管的源極接入幅值電平對 應邏輯1的第二時鐘信號，第二時鐘信號和第一時鐘信號的相位相差180度，由此，用于求值 的幾個FinFET管分別與第一時鐘信號和第二時鐘信號連接，使得在第一功率時鐘信號和第 二功率時鐘信號的預充求值階段或能量回收階段，第一 P型FinFET管、第SN型FinFET管和 第四N型Fin陽T管構成的傳輸口與第二P型FinFET管、第五N型FinFET管、第六N型FinFET管 和第屯N型FinFET管構成的傳輸口，能量得到更好的充電或回收，減少了因第一P型FinFET 管和第二P型FinFET管的闊值電壓引起的能耗損失；絕熱PAk2N結構型JK觸發器的輸出端 通過第一 N型Fin陽T管，絕熱PAk2N結構型JK觸發器的反相輸出端通過第二N型Fin陽T管接 地，避免了輸出端或反相輸出端懸空而造成的能量損耗;本發明的絕熱PAk2N結構型JK觸 發器的電路結構與差分邏輯結構相似，使用了雙軌輸入雙軌輸出，第SN型FinFET管和第四 N型FinFET管構成的下拉網絡、第五N型Fin陽T管、第六N型FinFET管和第屯N型FinFET管構 成的下拉網絡交替工作，實現差分輸出，消除靜態功耗，不需要額外加反相器得到相反的邏 輯輸出，進一步減少了FinFET管的數量；由此，本發明的絕熱PAk2N結構型JK觸發器在不影 響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小，實驗驗證，本發明的絕熱 PAk2N結構型JK觸發器相對于現有的絕熱EC化結構型JK觸發器，電路面積顯著減少、延時、 功耗和功耗延時積顯著降低；
[0011] 當第SN型Fin陽T管、第四N型Fin陽T管、第五N型FinFET管、第六N型Fin陽T管和第 屯N型Fin陽T管為高闊值管，第一P型Fin陽T管、第二P型FinFET管、第SP型Fin陽T管、第四P 型FinFET管、第一N型Fin陽T管、第二N型FinFET管、第八N型Fin陽T管、第九N型Fin陽T管、第 十N型FinFET管和第十一N型FinFET管為低闊值管時，該電路采用低闊值管和高闊值管相結 合的方式，低闊值管可W提高JK觸發器的工作速度，進一步降低電路延時，高闊值來進一步 降低漏功耗；
[0012] 當第SN型Fin陽T管、第四N型Fin陽T管、第五N型FinFET管、第六N型Fin陽T管和第 屯N型Fin陽T管的闊值為0.6V，第一P型FinFET管、第二P型FinFET管、第SP型FinFET管、第 四P型FinFET管、第一 N型FinFET管、第二N型FinFET管、第八N型FinFET管、第九N型FinFET 管、第十N型FinFET管和第^^一N型FinFET管的闊值為O. IV時，可W使JK觸發器處于最佳工 作狀態。
【附圖說明】
[001引圖巧現有的基于FinFET器件絕熱ECRL結構型JK觸發器的電路圖；
[0014]圖2(a)為現有的基于FinFET器件絕熱EC化結構型JK觸發器中反相器的符號圖；
[001引圖2(b)為現有的基于FinFET器件絕熱ECRL結構型JK觸發器中反相器的電路圖； [0016]圖3為現有的基于FinFET器件絕熱EC化結構型JK觸發器中反相器接入的功率時鐘 信號的波形圖；
[0017]圖4為本發明的基于FinFET器件絕熱PAk2N結構型化觸發器的電路圖；
[0018]圖5為本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器接入的功率時鐘的波 形圖；
[0019] 圖6為在超闊值電壓（0.8V)下，現有的基于FinFET器件絕熱EC化結構型JK觸發器 基于BSIMIMG標準工藝的仿真波形圖；
[0020] 圖7為在標準電壓（IV)下，現有的基于FinFET器件絕熱EC化結構型JK觸發器基于 BSIMIMG標準工藝的仿真波形圖；
[0021] 圖8為在超闊值電壓(0.8V)下，本發明的基于FinFET器件絕熱PAk2N結構型JK觸 發器基于BSIMIMG標準工藝的仿真波形圖；
[0022] 圖9為在標準電壓（IV)下，本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器 基于BSIMIMG標準工藝的仿真波形圖。
【具體實施方式】
[0023] W下結合附圖實施例對本發明作進一步詳細描述。
[0024] 實施例一：如圖4所示，一種基于FinFET器件絕熱PAk2N結構型JK觸發器，包括第 一P型Fin陽T管Pl、第二P型Fin陽T管P2、第SP型Fin陽T管P3、第四P型FinFET管P4、第一N型 FinFET管Nl、第二N型FinFET管N2、第SN型FinFET管N3、第四N型FinFET管N4、第五N型 FinFET管N5、第六N型FinFET管N6、第屯N型FinFET管N7、第八N型FinFET管N8、第九N型 Fin陽T管N9、第十N型Fin陽T管N10和第^-一N型FinFET管Nll;第一P型Fin陽T管Pl的源極、 第二P型Fin陽T管P2的源極、第SN型Fin陽T管N3的源極、第四N型Fin陽T管M的源極、第五N 型Fin陽T管N5的源極、第六N型Fin陽T管N6的源極和第屯N型Fin陽T管N7的源極連接且其連 接端為絕熱PAk2N結構型JK觸發器的第一時鐘信號Clkl輸入端，絕熱PAk2N結構型JK觸發 器的第一時鐘信號Clkl輸入端接入幅值電平對應邏輯1的第一時鐘信號Clkl,第=P型 FinFET管P3的源極、第四P型FinFET管P4的源極、第十N型FinFET管N10的源極和第^^一N型 FinFET管Nll的源極連接且其連接端為絕熱PAk2N結構型JK觸發器的第二時鐘信號C化2輸 入端，絕熱PAk2N結構型JK觸發器的第二時鐘信號clk2輸入端接入幅值電平對應邏輯1的 第二時鐘信號clk2,第二時鐘信號clk2和第一時鐘信號Clkl的相位相差180度，第一 P型 FinFET管Pl的漏極、第二P型FinFET管P2的前柵、第二P型FinFET管P2的背柵、第一 N型 FinFET管Nl的漏極、第二N型FinFET管N2的前柵、第二N型FinFET管N2的背柵、第SN型 FinFET管N3的漏極、第四N型FinFET管M的漏極、第十N型FinFET管Nio的前柵和第十N型 FinFET管NlO的背柵連接且其連接端為絕熱PAk2N結構型JK觸發器的第一輸入端，第二P型 FinFET管P2的漏極、第一 P型FinFET管Pl的前柵、第一 P型FinFET管Pl的背柵、第二N型 FinFET管N2的漏極、第五N型FinFET管N5的漏極、第六N型FinFET管N6的漏極、第屯N型 尸王祀61'管^的漏極、第一N型FinFET管Nl的前柵、第一N型FinFET管Nl的背柵、第^^一N型 尸王姑61'管化1的前柵和第^^一N型FinFET管Nl 1的背柵連接，第SP型FinFET管P3的漏極、第 四P型FinFET管P4的前柵、第四P型Fin陽T管P4的背柵、第十N型FinFET管NlO的漏極、第九N 型FinFET管N9的前柵、第九N型FinFET管N9的背柵、第八N型FinFET管N8的漏極、第四N型 FinFET管M的背柵和第六N型FinFET管N6的背柵連接，第四P型Fin陽T管P4的漏極、第SP型 尸王姑61'管？3的前柵、第^?型。1姑61'管？3的背柵、第^^一N型FinFET管Nll的漏極、第八N型 FinFET管N8的前柵、第八N型FinFET管N8的背柵、第九N型FinFET管N9的漏極、第SN型 FinFET管N3的背柵和第屯N型FinFET管N7的背柵連接，第一 N型Fin陽T管Nl的源極、第二N型 FinFET管N2的源極、第八N型FinFET管N8的源極和第九N型Fin陽T管N9的源極接地，第SN型 FinFET管N3的前柵為絕熱PAk2N結構型JK觸發器的第一輸入端，第五N型FinFET管N5的前 柵和第六N型FinFET管N6的前柵連接且其連接端為絕熱PAk2N結構型JK觸發器的第二輸入 端，第四N型FinFET管M的前柵為絕熱PAk2N結構型JK觸發器的第二反相輸入端，第五N型 FinFET管N5的背柵和第屯N型FinFET管N7的前柵連接且其連接端為絕熱PAk2N結構型JK觸 發器的第一反相輸入端；第一 P型FinFET管PU第二P型FinFET管P2、第SP型FinFET管P3和 第四P型FinFET管P4的罐的個數為2,第一N型FinFET管Nl、第二N型FinFET管N2、第SN型 FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第屯N型 Fin陽T管N7、第八N型Fin陽T管N8、第九N型Fin陽T管N9、第十N型FinFET管N10和第^-一N型 FinFET管Nl 1的罐的個數為1。
[0025] 本實施例中，絕熱PAk2N結構型JK觸發器接入的功率時鐘的波形圖如圖5所示。
[0026] 實施例二：如圖4所示，一種基于FinFET器件絕熱PAk2N結構型JK觸發器，包括第 一P型Fin陽T管Pl、第二P型Fin陽T管P2、第SP型Fin陽T管P3、第四P型FinFET管P4、第一N型 FinFET管Nl、第二N型FinFET管N2、第SN型FinFET管N3、第四N型FinFET管N4、第五N型 FinFET管N5、第六N型FinFET管N6、第屯N型FinFET管N7、第八N型FinFET管N8、第九N型 Fin陽T管N9、第十N型Fin陽T管N10和第^-一N型FinFET管Nll;第一P型Fin陽T管Pl的源極、 第二P型Fin陽T管P2的源極、第SN型Fin陽T管N3的源極、第四N型Fin陽T管M的源極、第五N 型Fin陽T管N5的源極、第六N型Fin陽T管N6的源極和第屯N型Fin陽T管N7的源極連接且其連 接端為絕熱PAk2N結構型JK觸發器的第一時鐘信號Clkl輸入端，絕熱PAk2N結構型JK觸發 器的第一時鐘信號Clkl輸入端接入幅值電平對應邏輯1的第一時鐘信號Clkl,第=P型 FinFET管P3的源極、第四P型FinFET管P4的源極、第十N型FinFET管N10的源極和第^^一N型 FinFET管Nll的源極連接且其連接端為絕熱PAk2N結構型JK觸發器的第二時鐘信號C化2輸 入端，絕熱PAk2N結構型JK觸發器的第二時鐘信號clk2輸入端接入幅值電平對應邏輯1的 第二時鐘信號clk2,第二時鐘信號clk2和第一時鐘信號Clkl的相位相差180度，第一 P型 FinFET管Pl的漏極、第二P型FinFET管P2的前柵、第二P型FinFET管P2的背柵、第一 N型 FinFET管Nl的漏極、第二N型FinFET管N2的前柵、第二N型FinFET管N2的背柵、第SN型 FinFET管N3的漏極、第四N型FinFET管M的漏極、第十N型FinFET管NlO的前柵和第十N型 FinFET管Nio的背柵連接且其連接端為絕熱PAk2N結構型JK觸發器的第一輸入端，第二P型 FinFET管P2的漏極、第一 P型FinFET管Pl的前柵、第一 P型FinFET管Pl的背柵、第二N型 FinFET管N2的漏極、第五N型FinFET管N5的漏極、第六N型FinFET管N6的漏極、第屯N型 尸王祀61'管^的漏極、第一N型FinFET管Nl的前柵、第一N型FinFET管Nl的背柵、第^^一N型 尸王姑61'管化1的前柵和第^^一N型FinFET管Nl 1的背柵連接，第SP型FinFET管P3的漏極、第 四P型FinFET管P4的前柵、第四P型Fin陽T管P4的背柵、第十N型FinFET管NlO的漏極、第九N 型FinFET管N9的前柵、第九N型FinFET管N9的背柵、第八N型FinFET管N8的漏極、第四N型 FinFET管M的背柵和第六N型FinFET管N6的背柵連接，第四P型Fin陽T管P4的漏極、第SP型 尸王姑61'管？3的前柵、第^?型。1姑61'管？3的背柵、第^^一N型FinFET管Nll的漏極、第八N型 FinFET管N8的前柵、第八N型FinFET管N8的背柵、第九N型FinFET管N9的漏極、第SN型 FinFET管N3的背柵和第屯N型FinFET管N7的背柵連接，第一 N型Fin陽T管Nl的源極、第二N型 FinFET管N2的源極、第八N型FinFET管N8的源極和第九N型Fin陽T管N9的源極接地，第SN型 FinFET管N3的前柵為絕熱PAk2N結構型JK觸發器的第一輸入端，第五N型FinFET管N5的前 柵和第六N型FinFET管N6的前柵連接且其連接端為絕熱PAk2N結構型JK觸發器的第二輸入 端，第四N型FinFET管M的前柵為絕熱PAk2N結構型JK觸發器的第二反相輸入端，第五N型 FinFET管N5的背柵和第屯N型FinFET管N7的前柵連接且其連接端為絕熱PAk2N結構型JK觸 發器的第一反相輸入端；第一 P型FinFET管PU第二P型FinFET管P2、第SP型FinFET管P3和 第四P型FinFET管P4的罐的個數為2,第一N型FinFET管Nl、第二N型FinFET管N2、第SN型 FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第屯N型 Fin陽T管N7、第八N型Fin陽T管N8、第九N型Fin陽T管N9、第十N型FinFET管N10和第^-一N型 FinFET管Nl 1的罐的個數為1。
[0027] 本實施例中，第SN型FinFET管N3、第四N型Fin陽T管M、第五N型FinFET管N5、第六 N型FinFET管N6和第屯N型FinFET管N7為高闊值管，第一P型FinFET管Pl、第二P型Fin陽T管 P2、第SP型Fin陽T管P3、第四P型FinFET管P4、第一 N型FinFET管Nl、第二N型Fin陽T管N2、第 八N型FinFET管N8、第九N型Fin陽T管N9、第十N型Fin陽T管N10和第^-一N型FinFET管Nl 1為 低闊值管。
[0028] 本實施例中，絕熱PAk2N結構型JK觸發器接入的功率時鐘的波形圖如圖5所示。
[0029] 實施例如圖4所示，一種基于FinFET器件絕熱PAk2N結構型JK觸發器，包括第 一P型Fin陽T管Pl、第二P型Fin陽T管P2、第SP型Fin陽T管P3、第四P型FinFET管P4、第一N型 FinFET管Nl、第二N型FinFET管N2、第SN型FinFET管N3、第四N型FinFET管N4、第五N型 FinFET管N5、第六N型FinFET管N6、第屯N型FinFET管N7、第八N型FinFET管N8、第九N型 Fin陽T管N9、第十N型Fin陽T管N10和第^-一N型FinFET管Nll;第一P型Fin陽T管Pl的源極、 第二P型Fin陽T管P2的源極、第SN型Fin陽T管N3的源極、第四N型Fin陽T管M的源極、第五N 型Fin陽T管N5的源極、第六N型Fin陽T管N6的源極和第屯N型Fin陽T管N7的源極連接且其連 接端為絕熱PAk2N結構型JK觸發器的第一時鐘信號Clkl輸入端，絕熱PAk2N結構型JK觸發 器的第一時鐘信號Clkl輸入端接入幅值電平對應邏輯1的第一時鐘信號Clkl,第=P型 FinFET管P3的源極、第四P型FinFET管P4的源極、第十N型FinFET管N10的源極和第^^一N型 FinFET管Nll的源極連接且其連接端為絕熱PAk2N結構型JK觸發器的第二時鐘信號C化2輸 入端，絕熱PAk2N結構型JK觸發器的第二時鐘信號clk2輸入端接入幅值電平對應邏輯1的 第二時鐘信號clk2,第二時鐘信號clk2和第一時鐘信號Clkl的相位相差180度，第一 P型 FinFET管Pl的漏極、第二P型FinFET管P2的前柵、第二P型FinFET管P2的背柵、第一 N型 FinFET管Nl的漏極、第二N型FinFET管N2的前柵、第二N型FinFET管N2的背柵、第SN型 FinFET管N3的漏極、第四N型FinFET管M的漏極、第十N型FinFET管NlO的前柵和第十N型 FinFET管NlO的背柵連接且其連接端為絕熱PAk2N結構型JK觸發器的第一輸入端，第二P型 FinFET管P2的漏極、第一 P型FinFET管Pl的前柵、第一 P型FinFET管Pl的背柵、第二N型 FinFET管N2的漏極、第五N型FinFET管N5的漏極、第六N型FinFET管N6的漏極、第屯N型 尸王祀61'管^的漏極、第一N型FinFET管Nl的前柵、第一N型FinFET管Nl的背柵、第^^一N型 尸王姑61'管化1的前柵和第^^一N型FinFET管Nl 1的背柵連接，第SP型FinFET管P3的漏極、第 四P型FinFET管P4的前柵、第四P型Fin陽T管P4的背柵、第十N型FinFET管NlO的漏極、第九N 型FinFET管N9的前柵、第九N型FinFET管N9的背柵、第八N型FinFET管N8的漏極、第四N型 FinFET管M的背柵和第六N型FinFET管N6的背柵連接，第四P型Fin陽T管P4的漏極、第SP型 尸王姑61'管？3的前柵、第^?型。1姑61'管？3的背柵、第^^一N型FinFET管Nll的漏極、第八N型 FinFET管N8的前柵、第八N型FinFET管N8的背柵、第九N型FinFET管N9的漏極、第SN型 FinFET管N3的背柵和第屯N型FinFET管N7的背柵連接，第一 N型Fin陽T管Nl的源極、第二N型 FinFET管N2的源極、第八N型FinFET管N8的源極和第九N型Fin陽T管N9的源極接地，第SN型 FinFET管N3的前柵為絕熱PAk2N結構型JK觸發器的第一輸入端，第五N型FinFET管N5的前 柵和第六N型FinFET管N6的前柵連接且其連接端為絕熱PAk2N結構型JK觸發器的第二輸入 端，第四N型FinFET管M的前柵為絕熱PAk2N結構型JK觸發器的第二反相輸入端，第五N型 FinFET管N5的背柵和第屯N型FinFET管N7的前柵連接且其連接端為絕熱PAk2N結構型JK觸 發器的第一反相輸入端；第一 P型FinFET管PU第二P型FinFET管P2、第SP型FinFET管P3和 第四P型FinFET管P4的罐的個數為2,第一N型FinFET管Nl、第二N型FinFET管N2、第SN型 FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第屯N型 Fin陽T管N7、第八N型Fin陽T管N8、第九N型Fin陽T管N9、第十N型FinFET管N10和第^-一N型 FinFET管Nl 1的罐的個數為1。
[0030] 本實施例中，第SN型FinFET管N3、第四N型Fin陽T管M、第五N型FinFET管N5、第六 N型FinFET管N6和第屯N型FinFET管N7的闊值為0.6V，第一P型FinFET管Pl、第二P型FinFET 管P2、第SP型Fin陽T管P3、第四P型Fin陽T管P4、第一N型FinFET管Nl、第二N型FinFET管N2、 第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10和第^-一N型Fin陽T管Nll 的闊值為0.1 V。
[0031 ]本實施例中，絕熱PAk2N結構型JK觸發器接入的功率時鐘的波形圖如圖5所示。 [0032]為了驗證本發明的基于FinFET器件絕熱PA^2N結構型化觸發器的優越性，在 BSIMIMG標準工藝下，電路的輸入頻率為100MHz、400MHz、800MHz和IG化的條件下，使用電路 仿真工具服PICE對本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器和圖1所示的現有 的基于Fin陽T器件絕熱EC化結構型JK觸發器的性能進行仿真對比，其中，BSIMIMG工藝庫對 應的電源標準電壓為1V。在超闊值電壓(0.8V)下，現有的基于FinFET器件絕熱EC化結構型 JK觸發器基于BSIMIMG標準工藝的仿真波形圖如圖6所示，在標準電壓（IV)下，現有的基于 FinFET器件絕熱EC化結構型JK觸發器基于BSIMIMG標準工藝的仿真波形圖如圖7所示，在超 闊值電壓(0.8V)下，本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器基于BSIMIMG標 準工藝的仿真波形圖如圖8所示，在標準電壓（IV)下，本發明的基于FinFET器件絕熱PAk2N 結構型JK觸發器基于BSIMIMG標準工藝的仿真波形圖如圖9所示。
[0033] 表1為在BSIMIMG標準工藝，輸入頻率為IOOM化下本發明的基于FinFET器件絕熱 PAk2N結構型JK觸發器與現有的基于FinFET器件絕熱EC化結構型JK觸發器在IOns-IOOns 時間段內性能比較。
[0034] 表 1 [OOWl
[0036] 從表1中可W得出：本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器與現有 的基于FinFET器件絕熱EC化結構型JK觸發器相比，晶體管數量減少7,延時降低54%，平均 總功耗降低了26%功耗延時積降低了66%。
[0037] 表2為在BSIMIMG標準工藝，輸入頻率為400M化下本發明的基于FinFET器件絕熱 PAk2N結構型JK觸發器與現有的基于FinFET器件絕熱EC化結構型JK觸發器在IOns-IOOns 時間段內性能比較。
[00；3引 表2
[0039]
[0040] 從表2中可W得出：本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器與現有 的基于FinFET器件絕熱EC化結構型JK觸發器相比，晶體管數量減少7,延時降低54%，平均 總功耗降低了31 %功耗延時積降低了68%。
[0041 ] 表3為在BSIMIMG標準工藝，輸入頻率為800MHz下發明的基于FinFET器件絕熱PAk 2N結構型JK觸發器與現有的基于Fin陽T器件絕熱EC化結構型JK觸發器在IOns-IOOns時間 段內性能比較。
[0042]表 3
[0043]
[0044] 從表3中可W得出：本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器與現有 的基于FinFET器件絕熱EC化結構型JK觸發器相比，晶體管數量減少7,延時降低54%，平均 總功耗降低了 34 %功耗延時積降低了 69 %
[0045] 表4為在BSIMIMG標準工藝，輸入頻率為IGHz下本發明的基于FinFET器件絕熱PAk 2N結構型JK觸發器與現有的基于FinFET器件絕熱EC化結構型JK觸發器在IOns-IOOns時間 段內性能比較。
[0046] 表 4
[00川
[004引從表4中可W得出：本發明的基于FinFET器件絕熱PAk2N結構型JK觸發器與現有 的基于FinFET器件絕熱EC化結構型JK觸發器相比，晶體管數量減少7,延時降低54%，平均 總功耗降低了 11 %功耗延時積降低了 71 %
[0049]由上述的比較數據可見，在不影響電路性能的前提下，本發明的基于FinFET器件 絕熱PA^2N結構型化觸發器與現有的基于FinFET器件絕熱EC化結構型化觸發器相比， FinFET管的數量減少了 7個，面積顯著減少，延時、功耗和功耗延時積得到顯著優化。
【主權項】
1. 一種基于FinFET器件絕熱PAL-2N結構型JK觸發器，其特征在于包括第一 P型FinFET 管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一 N型FinFET管、第二N型 FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七 N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管和第^-一N型FinFET 管； 所述的第一 P型FinFET管的源極、所述的第二P型FinFET管的源極、所述的第三N型 FinFET管的源極、所述的第四N型FinFET管的源極、所述的第五N型FinFET管的源極、所述的 第六N型FinFET管的源極和所述的第七N型FinFET管的源極連接且其連接端為所述的絕熱 PAL-2N結構型JK觸發器的第一時鐘信號輸入端，所述的絕熱PAL-2N結構型JK觸發器的第一 時鐘信號輸入端接入幅值電平對應邏輯1的第一時鐘信號，所述的第三P型FinFET管的源 極、所述的第四P型FinFET管的源極、所述的第十N型FinFET管的源極和所述的第十一 N型 FinFET管的源極連接且其連接端為所述的絕熱PAL-2N結構型JK觸發器的第二時鐘信號輸 入端，所述的絕熱PAL-2N結構型JK觸發器的第二時鐘信號輸入端接入幅值電平對應邏輯1 的第二時鐘信號，所述的第二時鐘信號和所述的第一時鐘信號的相位相差180度，所述的第 一P型FinFET管的漏極、所述的第二P型FinFET管的前柵、所述的第二P型FinFET管的背柵、 所述的第一 N型FinFET管的漏極、所述的第二N型FinFET管的前柵、所述的第二N型FinFET管 的背柵、所述的第三N型FinFET管的漏極、所述的第四N型FinFET管的漏極、所述的第十N型 FinFET管的前柵和所述的第十N型FinFET管的背柵連接且其連接端為所述的絕熱PAL-2N結 構型JK觸發器的第一輸入端，所述的第二P型FinFET管的漏極、所述的第一 P型FinFET管的 前柵、所述的第一 P型FinFET管的背柵、所述的第二N型FinFET管的漏極、所述的第五N型 FinFET管的漏極、所述的第六N型FinFET管的漏極、所述的第七N型FinFET管的漏極、所述的 第一 N型FinFET管的前柵、所述的第一 N型FinFET管的背柵、所述的第^^一N型FinFET管的前 柵和所述的第十一N型FinFET管的背柵連接，所述的第三P型FinFET管的漏極、所述的第四P 型FinFET管的前柵、所述的第四P型FinFET管的背柵、所述的第十N型FinFET管的漏極、所述 的第九N型FinFET管的前柵、所述的第九N型FinFET管的背柵、所述的第八N型FinFET管的漏 極、所述的第四N型FinFET管的背柵和所述的第六N型FinFET管的背柵連接，所述的第四P型 FinFET管的漏極、所述的第三P型FinFET管的前柵、所述的第三P型FinFET管的背柵、所述的 第十一N型FinFET管的漏極、所述的第八N型FinFET管的前柵、所述的第八N型FinFET管的背 柵、所述的第九N型FinFET管的漏極、所述的第三N型FinFET管的背柵和所述的第七N型 FinFET管的背柵連接，所述的第一 N型FinFET管的源極、所述的第二N型FinFET管的源極、所 述的第八N型FinFET管的源極和所述的第九N型FinFET管的源極接地，所述的第三N型 FinFET管的前柵為所述的絕熱PAL-2N結構型JK觸發器的第一輸入端，所述的第五N型 FinFET管的前柵和所述的第六N型FinFET管的前柵連接且其連接端為所述的絕熱PAL-2N結 構型JK觸發器的第二輸入端，所述的第四N型FinFET管的前柵為所述的絕熱PAL-2N結構型 JK觸發器的第二反相輸入端，所述的第五N型FinFET管的背柵和所述的第七N型FinFET管的 前柵連接且其連接端為所述的絕熱PAL-2N結構型JK觸發器的第一反相輸入端； 所述的第一 P型FinFET管、所述的第二P型FinFET管、所述的第三P型FinFET管和所述的 第四P型FinFET管的鰭的個數為2,所述的第一 N型FinFET管、所述的第二N型FinFET管、所述 的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第六N型 FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所 述的第十N型FinFET管和所述的第^^一N型FinFET管的鰭的個數為1。2. 根據權利要求1所述的一種基于FinFET器件絕熱PAL-2N結構型JK觸發器，其特征在 于所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第 六N型FinFET管和所述的第七N型FinFET管為高閾值管，所述的第一 P型FinFET管、所述的第 二P型FinFET管、所述的第三P型FinFET管、所述的第四P型FinFET管、所述的第一N型FinFET 管、所述的第二N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第 十N型FinFET管和所述的第^^一N型FinFET管為低閾值管。3. 根據權利要求2所述的一種基于FinFET器件絕熱PAL-2N結構型JK觸發器，其特征在 于所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第 六N型FinFET管和所述的第七N型FinFET管的閾值為0.6V，所述的第一 P型FinFET管、所述的 第二P型FinFET管、所述的第三P型FinFET管、所述的第四P型FinFET管、所述的第一 N型 FinFET管、所述的第二N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所 述的第十N型FinFET管和所述的第^^一N型FinFET管的閾值為0.1 V。
【文檔編號】H03K3/012GK105978534SQ201610260841
【公開日】2016年9月28日
【申請日】2016年4月22日
【發明人】胡建平, 余峰
【申請人】寧波大學