提前時鐘有效信號的電路及方法
【專利摘要】本發明提供一種提前時鐘有效信號的電路及方法，包括同步單元、循環累加器、Clken分頻門限判斷單元、標準分頻門限判斷單元、或門、反相器、與門以及ICG gating單元；同步單元連接源時鐘、分頻系數、Clken分頻門限判斷單元和標準分頻門限判斷單元；循環累加器分別連接源時鐘、所述Clken分頻門限判斷單元以及所述標準分頻門限判斷單元；所述Clken分頻門限判斷單元輸出提前一排的clken信號；所述或門分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器、與門連接ICG gating單元的Enable端，使所述ICG gating單元產生clk_out信號。本發明將clken在低頻時鐘域有效之前的一排生效，使每個模塊都可以運行在最高頻率。
【專利說明】
提前時鐘有效信號的電路及方法
技術領域
[0001]本發明涉及一種芯片技術，特別涉及一種提前時鐘有效信號的電路及方法。【背景技術】
[0002]隨著芯片設計中的電路功能越來越多，而每個模塊對頻率的需求是不一樣的，比如模塊A最高可以工作在200MHz，模塊B最高可以工作在100MHz，在傳統的解決方法中，只使用一個時鐘，并讓所有電路都運行在所有模塊中運行頻率最低的時鐘頻率下，這樣一來可以簡化設計難度。但是當前技術中為了讓所有模塊都可以工作在自己的最高頻率以提高系統整體性能，所以越來越多的芯片中出現大量的工作在相同相位但是不同頻率時鐘下面的電路模塊，但是這樣又帶來一個新的問題，就是不同頻率之間的電路信號交互如何進行，當前技術通常解決方法是通過握手信號方式完成信號交互，比如模塊A向B發出信號，先需要A 時鐘域中發出一個請求信號，在模塊B的時鐘采集到A的請求信號后，使用B的時鐘域發出收到確認信號到A，然后A時鐘域的時鐘采集到確認信號后則可以發送下一個信息。這種方式的缺點很明顯就是效率太低，不能每一時鐘節拍完成一次交互。
[0003]為了解決這個問題，目前一種新的時鐘域交互方式被提出，就是使用clken(時鐘有效)信號進行不同頻率相同相位時鐘域之間的信號交互，具體方法是低頻時鐘產生的時候同時產生一個clken(時鐘有效)信號，這個信號送到高頻時鐘域用于通知高頻時鐘域在哪個高頻時鐘沿時低頻時鐘有效，高頻時鐘域以此為依據對低頻時鐘域信號進行采樣，BP 完成了數據交互。
[0004]但是當前的Clken數據交互技術也有一個缺點，就是由于時鐘產生電路產生clken 的寄存器輸出clken信號后，該信號會連接到高頻時鐘域的很多寄存器輸入，由于時鐘產生電路常常和其他電路在芯片版圖中距離較遠，容易造成clken信號因為走線過長造成時序路徑過長，從而容易影響尚頻時鐘域電路的最尚頻率。
[0005]如圖1所示，是目前最新款高性能ARM CPU對時鐘的要求示意圖，主要想說明一下 clken信號的時序，圖中的CLK是高頻時鐘，ACLKM是低頻時鐘，ACLKE匪是時鐘有效信號，可以看到ARM CPU要求ACLKE匪需要比ACLKM提前一個CLK周期有效。
【發明內容】
[0006]本發明要解決的技術問題，在于提供一種提前時鐘有效信號的電路及方法，將 clken在低頻時鐘域有效之前的一排生效，然后在傳輸路徑中增加一級寄存器采樣之后再送到目標高頻時鐘域電路，以此用于打斷時序路徑，使其不會影響到高頻時鐘域的最高運行頻率。
[0007]本發明電路是這樣實現的:一種提前時鐘有效信號的電路，包括同步單元、循環累加器、Clken分頻門限判斷單元、標準分頻門限判斷單元、或門、反相器、與門以及ICG gating 單元；
[0008]所述同步單元連接源時鐘、分頻系數、所述Clken分頻門限判斷單元和所述標準分頻門限判斷單元；
[0009]所述循環累加器分別連接源時鐘、所述Clken分頻門限判斷單元以及所述標準分頻門限判斷單元；
[0010]所述Clken分頻門限判斷單元輸出提前一排的clken信號；[〇〇11]所述或門分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器連接所述與門，所述與門再連接所述述標準分頻門限判斷單元和所述ICG gating單元的Enable 端，使所述ICG gating單元產生clk_out信號；[0〇12] 所述ICG gating單元還連接源時鐘。
[0013]進一步的，所述Clken分頻門限判斷單元進一步包括依次連接的分頻系數減一單元、比較器單元以及電平輸出單元;且分頻系數減一單元還連接所述同步單元，所述比較器單元還連接所述循環累加器的輸出。
[0014]進一步的，所述標準分頻門限判斷單元進一步包括分頻系數減一單元、第一比較器單元、第二比較器單元、低電平零單元以及電平輸出單元；
[0015]所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元；
[0016]所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元；
[0017]所述第二比較器單元分別連接所述低電平零單元和所述電平輸出單元。
[0018]本發明方法是這樣實現的:一種提前時鐘有效信號的方法，需提供本發明所述的電路，所述方法包括:
[0019](1)所述同步單元使用源時鐘對分頻系數進行兩級同步處理并送往所述標準分頻門限判斷單元；
[0020]所述循環累加器使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元和所述Clken分頻門限判斷單元；[〇〇21](2)所述標準分頻門限判斷單元接收累加值及同步后的分頻系數后，控制所述循環累加器進行回零操作，并負責輸出輸出clken和控制時鐘的enable源信號；
[0022]所述Clken分頻門限判斷單元接收累加器的累加值，產生并輸出clken信號；
[0023](3)所述或門將電源域開關狀態和時鐘開關控制兩個信號進行邏輯處理后經反相器送往與門；
[0024](4)所述與門將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述 ICG gating單元的Enable端；[0〇25](5)所述ICG gating單元根據Enable端的控制信號和CK端的源時鐘產生一個clk_out信號;產生的時序為:當CK端的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到clk_out輸出端。
[0026]進一步的，所述步驟(2)中，所述標準分頻門限判斷單元對接收的累加值和分頻系數進行判斷，當累加值等于分頻系數減一的值時，控制所述循環累加器進行累加回零操作； 并在累加值為〇時將所述循環累加器的輸出信號置為1，輸出時鐘的初始狀態為零；
[0027]所述Clken分頻門限判斷單元接收累加器的累加值，在累加值為分頻系數減一的值時將輸出信號置為1，輸出時鐘的初始狀態為零，然后產生的信號就是clken信號。
[0028]進一步的，所述步驟(4)中，所述電源域開關狀態和時鐘開關控制兩個信號都是高電平有效，分別代表關閉電源域電源和關閉時鐘控制，使用或門實現了任何一個控制為高電平有效時，輸出結果就為高，如果兩個控制信號都為無效的低電平，則或門輸出為低，然后經過所述反相器，讓電平反向。
[0029]進一步的，所述Clken分頻門限判斷單元進一步包括依次連接的分頻系數減一單元、比較器單元以及電平輸出單元;且分頻系數減一單元還連接所述同步單元，所述比較器單元還連接所述循環累加器的輸出。
[0030]進一步的，所述標準分頻門限判斷單元進一步包括分頻系數減一單元、第一比較器單元、第二比較器單元、低電平零單元以及電平輸出單元；
[0031]所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元；
[0032]所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元；
[0033]所述第二比較器單元分別連接所述低電平零單元和所述電平輸出單元。[〇〇34]本發明具有如下優點:
[0035]1.本發明將clken在低頻時鐘域有效之前的一排生效，然后在傳輸路徑中增加一級寄存器采樣之后再送到目標高頻時鐘域電路，以此用于打斷時序路徑，使其不會影響到尚頻時鐘域的最尚運彳丁頻率；[〇〇36]2.本發明使用clken的信號交互，交互效率更高；
[0037]3、本發明中每個模塊都可以運行在最高頻率。【附圖說明】
[0038]下面參照附圖結合實施例對本發明作進一步的說明。
[0039]圖1為現有技術中一種高性能ARM CPU對時鐘的要求示意圖。
[0040]圖2為本發明提前時鐘有效信號電路的原理結構框圖。[〇〇41]圖3為本發明提前時鐘有效信號電路中的Clken分頻門限判斷單元的原理結構框圖。[〇〇42]圖4為本發明提前時鐘有效信號電路中的標準分頻門限判斷單元的原理結構框圖。[〇〇43]圖5為本發明的效果說明圖。【具體實施方式】
[0044]請參閱圖2所示，為一本發明提前時鐘有效信號的的電路的較佳實施例，其包括包括同步單元100、循環累加器200、Clken分頻門限判斷單元300、標準分頻門限判斷單元400、 或門500、反相器600、與門700以及ICG gating單元800;
[0045]所述同步單元100連接源時鐘、分頻系數、所述Clken分頻門限判斷單元300和所述標準分頻門限判斷單元400;[〇〇46]所述循環累加器200分別連接源時鐘、所述Clken分頻門限判斷單元300以及所述標準分頻門限判斷單元400;[0〇47]所述Clken分頻門限判斷單元300輸出提前一排的clken信號；[〇〇48]所述或門500分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器 600連接所述與門700，所述與門700再連接所述述標準分頻門限判斷單元400和所述ICG gating單元800的Enable端，使所述ICG gating單元800產生clk_out信號；
[0049] 所述ICG gating單元800還連接源時鐘。
[0050]其中，[0〇51] 所述源時鐘是分頻前的時鐘，連接到累加器和ICG gating單元和同步單元；[〇〇52]所述同步單元100負責使用源時鐘對分頻系數進行兩級同步處理到當前的源時鐘的時鐘域;分頻系數為分頻的比值，比如系數為2則表示1/2倍分頻，系數為3表示1/3倍分頻，系數最小值為2;[〇〇53]所述循環累加器200負責使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元400,并受標準分頻門限判斷單元400的控制進行累加回零操作；累加回零是指將累加值清零并重新從零開始累加；[〇〇54]所述標準分頻門限判斷單元400負責接收循環累加器200的累加值后控制循環累加器200回零并負責輸出輸出clken和控制時鐘的enable源信號，當累加值等于分頻系數減一的值后控制循環累加器200進行累加回零操作;并在累加值為0時將輸出信號置為1，輸出時鐘的初始狀態為零，輸出信號會送到與門和其他控制信號進行邏輯與操作后再被送往 ICG gating單元800的Enable端；；[〇〇55]所述Clken分頻門限判斷單元300負責接收所述循環累加器200的累加值，并輸出 clken信號.即在累加值為分頻系數減一的值時將輸出信號置為1，輸出時鐘的初始狀態為零，然后產生的信號就是clken信號；[〇〇56]所述或門500負責將電源域開關狀態和時鐘開關控制兩個信號進行邏輯或處理后送往與門700;其中，電源域開關狀態和時鐘開關控制兩個信號都是高電平有效，分別代表關閉電源域電源和關閉時鐘控制，使用或門500實現了任何一個控制為高電平有效時，輸出結果就為高，如果兩個控制信號都為無效的低電平，或門500輸出為低.然后經過一個反相器600,讓電平反向；[〇〇57]所述與門700負責將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述ICG gating單元800的Enable端；其中，[0〇58] 所述ICG gating單元800負責根據Enable端的控制信號和CK端的源時鐘產生一個 clk_out信號;產生時序為:當CK的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到clk_out輸出端。
[0059]如圖3所示，所述Clken分頻門限判斷單元300進一步包括依次連接的分頻系數減一單元301、比較器單元302以及電平輸出單元303;且分頻系數減一單元301還連接所述同步單元100,所述比較器單元302還連接所述循環累加器200的輸出。
[0060]其中，所述分頻系數減一單元301用于對同步后的分頻系數值減一之后輸出到比較器單元302;[〇〇61]所述比較器單元302用于負責將減一之后的分頻系數和循環累加器200輸出值(即累加值)進行比較后輸出比較結果，到循環累加單元200用于clken的產生；當分頻系數和循環累加器200的輸出值相等時將相等的比較結果送往循環累加器200進行累加回零操作； [〇〇62]所述電平輸出單元303用于在循環累加器200輸出值和低電平零進行比較結果為相等時，輸出讓門控時鐘打開的高電平，否則輸出讓門控時鐘關閉的低電平。[〇〇63]如圖4所示，所述標準分頻門限判斷單元400進一步包括分頻系數減一單元401、第一比較器單元402、第二比較器單元403、低電平零單元404以及電平輸出單元405;所述循環累加器200的輸出分別連接所述第一比較器單元402和第二比較器單元403;所述分頻系數減一單元401分別連接所述同步單元100和所述第一比較器單元402;所述第二比較器單元 403分別連接所述低電平零單元404和所述電平輸出單元405。
[0064]其中，所述分頻系數減一單元401用于對同步后的分頻系數值減一之后輸出到第一比較器單元402;[〇〇65]所述第一比較器單元402用于將減一之后的分頻系數和循環累加器200輸出值進行比較后，輸出比較結果到循環累加器200用于clken的產生；當分頻系數和循環累加器200 輸出值相等時將相等的比較結果送往循環累加器200進行累加回零操作；[〇〇66]所述第二比較器單元403用于將循環累加器300輸出值和低電平零進行比較，并將比較結果送往電平輸出單元404;[〇〇67]所述電平輸出單元404用于在循環累加器300輸出值和低電平零進行比較結果為相等時，輸出讓門控時鐘打開的高電平，否則輸出讓門控時鐘關閉的低電平。
[0068]基于上述本發明所述的提前時鐘有效信號的電路，本發明提前時鐘有效信號的方法包括:
[0069](1)所述同步單元使用源時鐘對分頻系數進行兩級同步處理并送往所述標準分頻門限判斷單元；
[0070]所述循環累加器使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元和所述Clken分頻門限判斷單元。
[0071](2)所述標準分頻門限判斷單元接收累加值及同步后的分頻系數后，控制所述循環累加器進行回零操作，并負責輸出輸出clken和控制時鐘的enable源信號;其控制的具體過程是:所述標準分頻門限判斷單元400對接收的累加值和分頻系數進行判斷，當累加值等于分頻系數減一的值時，控制所述循環累加器300進行累加回零操作;并在累加值為0時將所述循環累加器300的輸出信號置為1，且輸出時鐘的初始狀態為零。
[0072]所述Clken分頻門限判斷單元接收累加器的累加值，產生并輸出clken信號；具體是:所述Clken分頻門限判斷單元接收累加器的累加值，在累加值為分頻系數減一的值時將輸出信號置為1，輸出時鐘的初始狀態為零，然后產生的信號就是clken信號。
[0073](3)所述或門將電源域開關狀態和時鐘開關控制兩個信號進行邏輯處理后經反相器送往與門。
[0074](4)所述與門將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述 ICG gating單元的Enable端；其中，所述電源域開關狀態和時鐘開關控制兩個信號都是高電平有效，分別代表關閉電源域電源和關閉時鐘控制，使用或門實現了任何一個控制為高電平有效時，輸出結果就為高，如果兩個控制信號都為無效的低電平，則或門輸出為低，然后經過所述反相器，讓電平反向。[0〇75](5)所述ICG gating單元根據Enable端的控制信號和CK端的源時鐘產生一個clk_out信號;產生的時序為:當CK端的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到clk_out輸出端。
[0076]再如圖5所示，從圖中可以看出:源時鐘CK經過本發明的電路后，會產生兩個輸出時鐘有效信號clken和clk_out，時鐘有效信號clken可以用于給高頻時鐘CK時鐘域用于時鐘域交互，clk_out用于給低頻時鐘域clk_out時鐘域作為工作時鐘，其中clken會比clk_out提前一個CK周期有效，以此用于打斷時序路徑，使其不會影響到高頻時鐘域的最高運行頻率。[〇〇77]雖然以上描述了本發明的【具體實施方式】，但是熟悉本技術領域的技術人員應當理解，我們所描述的具體的實施例只是說明性的，而不是用于對本發明的范圍的限定，熟悉本領域的技術人員在依照本發明的精神所作的等效的修飾以及變化，都應當涵蓋在本發明的權利要求所保護的范圍內。
【主權項】
1.一種提前時鐘有效信號的電路，其特征在于:包括同步單元、循環累加器、Clken分頻 門限判斷單元、標準分頻門限判斷單元、或門、反相器、與門以及ICG gating單元；所述同步單元連接源時鐘、分頻系數、所述Clken分頻門限判斷單元和所述標準分頻門 限判斷單元；所述循環累加器分別連接源時鐘、所述Clken分頻門限判斷單元以及所述標準分頻門 限判斷單元；所述Cl ken分頻門限判斷單元輸出提前一排的c 1 ken信號；所述或門分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器連接所述 與門，所述與門再連接所述述標準分頻門限判斷單元和所述ICG gating單元的Enable端， 使所述ICG gating單元產生clk_out信號；所述ICG gating單元還連接源時鐘。2.根據權利要求1所述的提前時鐘有效信號的電路，其特征在于:所述Clken分頻門限 判斷單元進一步包括依次連接的分頻系數減一單元、比較器單元以及電平輸出單元;且分 頻系數減一單元還連接所述同步單元，所述比較器單元還連接所述循環累加器的輸出。3.根據權利要求1所述的提前時鐘有效信號的電路，其特征在于:所述標準分頻門限判 斷單元進一步包括分頻系數減一單元、第一比較器單元、第二比較器單元、低電平零單元以 及電平輸出單元；所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元；所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元；所述第二比較器單元分別連接所述低電平零單元和所述電平輸出單元。4.一種提前時鐘有效信號的方法，其特征在于:提供如權利要求1所述的電路，所述方 法包括:(1)所述同步單元使用源時鐘對分頻系數進行兩級同步處理并送往所述標準分頻門限 判斷單元；所述循環累加器使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所 述標準分頻門限判斷單元和所述Clken分頻門限判斷單元；(2)所述標準分頻門限判斷單元接收累加值及同步后的分頻系數后，控制所述循環累 加器進行回零操作，并負責輸出輸出clken和控制時鐘的enable源信號；所述Clken分頻門限判斷單元接收累加器的累加值，產生并輸出clken信號；(3)所述或門將電源域開關狀態和時鐘開關控制兩個信號進行邏輯處理后經反相器送 往與門；(4)所述與門將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述ICG gating 單元的Enable 端；(5)所述ICG gating單元根據Enable端的控制信號和CK端的源時鐘產生一個clk_out 信號;產生的時序為:當CK端的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一 個高電平送到clk_out輸出端。5.根據權利要求4所述的提前時鐘有效信號的方法，其特征在于:所述步驟(2)中，所述標準分頻門限判斷單元對接收的累加值和分頻系數進行判斷，當 累加值等于分頻系數減一的值時，控制所述循環累加器進行累加回零操作;并在累加值為〇時將所述循環累加器的輸出信號置為1，輸出時鐘的初始狀態為零；所述Clken分頻門限判斷單元接收累加器的累加值，在累加值為分頻系數減一的值時 將輸出信號置為1，輸出時鐘的初始狀態為零，然后產生的信號就是clken信號。6.根據權利要求4所述的提前時鐘有效信號的方法，其特征在于:所述步驟(4)中，所述電源域開關狀態和時鐘開關控制兩個信號都是高電平有效，分別 代表關閉電源域電源和關閉時鐘控制，使用或門實現了任何一個控制為高電平有效時，輸 出結果就為高，如果兩個控制信號都為無效的低電平，則或門輸出為低，然后經過所述反相 器，讓電平反向。7.根據權利要求4所述的提前時鐘有效信號的方法，其特征在于:所述Clken分頻門限 判斷單元進一步包括依次連接的分頻系數減一單元、比較器單元以及電平輸出單元;且分 頻系數減一單元還連接所述同步單元，所述比較器單元還連接所述循環累加器的輸出。8.根據權利要求4所述的提前時鐘有效信號的方法，其特征在于:所述標準分頻門限判 斷單元進一步包括分頻系數減一單元、第一比較器單元、第二比較器單元、低電平零單元以 及電平輸出單元；所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元；所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元；所述第二比較器單元分別連接所述低電平零單元和所述電平輸出單元。
【文檔編號】H03K5/131GK105958982SQ201610264233
【公開日】2016年9月21日
【申請日】2016年4月26日
【發明人】廖裕民, 盧捷
【申請人】福州瑞芯微電子股份有限公司