一種可編程皮秒級延時脈沖產生裝置及方法
【專利摘要】本發明公開了一種可編程皮秒級延時脈沖產生裝置及方法，該裝置的粗延時產生模塊在系統時鐘下運行，對系統時鐘進行計數，并分別產生脈沖寬度為系統時鐘周期的起始脈沖信號和粗延時脈沖信號，細延時產生模塊為具有多個抽頭輸入和對應的抽頭選擇輸入的信號延遲鏈，粗延時脈沖通過全局時鐘驅動網絡模塊送入信號延遲鏈的各個抽頭輸入；細延時編程模塊根據所需細延時產生相應的獨熱碼送到信號延遲鏈的各個抽頭選擇輸入，進而控制粗延時脈沖是否經過信號延遲鏈上的各細延時單元，并在信號延遲鏈的尾端輸出結束脈沖。本發明通過細延時編程模塊對細延時產生模塊的控制，將粗延時脈沖信號通過信號延遲鏈可實現十皮秒的精確延時，延時動態范圍可達數秒。
【專利說明】
_種可編程皮秒級延時脈沖產生裝置及方法
技術領域
[0001]本發明涉及精密時間延遲與測量技術領域，更特別的，本發明涉及一種可編程皮秒級延時脈沖產生裝置及方法。
【背景技術】
[0002]對于延時脈沖發生器經常在高精度的觸發同步和時間-數字轉換器的定標中使用，同時在自動化測試儀器領域也有著廣泛的應用。而精密時間延遲在航天領域、空間研究領域、通信、生物醫藥、地球動力學、相對論研究等等諸多領域有著重要的應用，例如:空間高能粒子譜儀和等離子體譜儀的飛行時間測量系統、飛行時間質譜儀、衛星高度計、空間測距儀、空間遙測、量子通訊領域中的時間定標等等。精密時間延遲技術的應用已經深入到人們社會生活的方方面面。
[0003]目前的延時電路主要分為模擬延時電路與數字延時電路，模擬延時電路由于利用模擬器件產生延時，具有系統固有延時大、延時固定以及延時精度差等缺點，從而限制了它的應用;而數字延時電路具有延時精度高、時間可編程等優點，但是目前只能用專用延時芯片來實現，然而專用可編程延時芯片價格比較昂貴，功能和模式比較單一，給電路設計帶來不便。
【發明內容】
[0004]本發明的目的在于提供一種可編程皮秒級延時脈沖產生裝置及方法，基于FPGA進行設計以實現皮秒級可編程的延時脈沖，延時精度高，且延時動態范圍大，適用于數字電路中的各種延時需求。
[0005]為達到上述目的，本發明提供了以下技術方案:
[0006]本發明公開了一種可編程皮秒級延時脈沖產生裝置，基于FPGA現場可編程邏輯器件，該裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，其中，
[0007]所述系統時鐘分發模塊用于向系統其他模塊提供系統時鐘；
[0008]所述粗延時產生模塊由所述系統時鐘驅動，用于對所述系統時鐘進行循環計數，并根據所需粗延時輸出相互延遲為Ν(Ν>0)個系統時鐘周期的起始脈沖信號和粗延時脈沖信號；
[0009]所述細延時產生模塊為具有多個抽頭輸入和對應抽頭選擇輸入的信號延遲鏈，用于對所述粗延時脈沖信號進行延時傳輸，并輸出結束脈沖信號；
[0010]所述全局時鐘驅動網絡模塊用于將所述粗延時脈沖信號傳輸至所述信號延遲鏈的各個抽頭；
[0011]所述細延時編程模塊用于根據所需細延時控制所述信號延遲鏈的各個抽頭的通斷，確定輸出的結束脈沖信號相對于粗延時脈沖信號在所述信號延遲鏈上的延遲路徑。
[0012]優選的，所述現場可編程邏輯器件為Kintex-7、Virtex-7、Artix-7、Virtex_5或Virtex-6等系列器件。
[0013]其中，所述系統時鐘分發模塊由外部晶振提供的時鐘驅動，且提供的所述系統時鐘的頻率倍頻至500MHz。
[0014]其中，所述粗延時產生模塊輸出的所述起始脈沖信號和所述粗延時脈沖信號以及經過所述信號延遲鏈后輸出的所述結束脈沖信號的脈沖寬度均為I個系統時鐘周期。
[0015]其中，所述信號延遲鏈通過49個進位原語CARRY4單元串聯構成，用來覆蓋I個系統時鐘周期，且所述信號延遲鏈不超過一個時鐘域的高度。
[0016]優選的，所述CARRY4單元由4個進位選擇器串聯組成。
[0017]優選的，所述CARRY4單元包括4個抽頭輸入、4個抽頭選擇輸入、I個上級進位輸入、I個下級進位輸出。
[0018]其中，所述全局時鐘驅動網絡是通過調用全局時鐘資源BUFG來對粗延時脈沖進行驅動和扇出到信號延遲鏈的196個抽頭輸入，所述BUFG單元為全局緩沖單元，其中，所述BUFG到信號延遲鏈抽頭輸入的配置方式為O位BUFG扇出到各偶數位的所述CARRY4單元的抽頭輸入，I位BUFG扇出到各奇數位的所述CARRY4單元的抽頭輸入。
[0019]其中，所述細延時編程模塊根據所需的細延時生成表示抽頭送入所述信號延遲鏈位置的獨熱碼，再將所述獨熱碼送入所述信號延遲鏈上各CARRY4單元的抽頭選擇輸入，決定信號延遲鏈上有效的延遲路徑。
[0020]本發明在上述公開的一種可編程皮秒級延時脈沖產生裝置基礎上，還公開了一種可編程皮秒級延時脈沖產生方法，基于上述所述的可編程皮秒級延時脈沖產生裝置，該裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，該方法包括:
[0021 ]所述系統時鐘分發模塊向系統其他模塊提供系統時鐘；
[0022]所述粗延時產生模塊對所述系統時鐘進行循環計數，并根據所需粗延時輸出相互延遲為Ν(Ν>0)個系統時鐘周期的起始脈沖信號和粗延時脈沖信號；
[0023]所述細延時產生模塊為具有多抽頭的信號延遲鏈，對所述粗延時脈沖信號進行延時傳輸，并在鏈尾輸出結束脈沖信號；
[0024]所述全局時鐘驅動網絡模塊將所述粗延時脈沖信號傳輸至所述信號延遲鏈的各個抽頭；
[0025]所述細延時編程模塊據所需細延時控制所述信號延遲鏈的各個抽頭的通斷，確定輸出的結束脈沖在所述信號延遲鏈上經過的延遲路徑。
[0026]經由上述的技術方案可知，與現有技術相比，本發明公開了一種可編程皮秒級延時脈沖產生裝置及方法，該延時脈沖產生裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，粗延時產生模塊在系統時鐘下運行，對系統時鐘進行計數，并分別產生脈沖寬度為系統時鐘周期的起始脈沖信號和粗延時脈沖信號，起始脈沖信號和粗延時脈沖信號之間的延時為Ν(Ν>0)個系統時鐘周期，細延時產生模塊為具有多個抽頭輸入和對應的抽頭選擇輸入的信號延遲鏈，粗延時脈沖通過全局時鐘驅動網絡模塊送入信號延遲鏈的各個抽頭輸入;細延時編程模塊根據所需細延時產生相應的獨熱碼送到信號延遲鏈的各個抽頭選擇輸入，進而控制粗延時脈沖是否經過信號延遲鏈上的各細延時單元，并在信號延遲鏈的尾端輸出結束脈沖。本發明通過細延時編程模塊對細延時產生模塊的控制，將粗延時脈沖信號通過信號延遲鏈可實現十皮秒的精確延時，延時動態范圍可達數秒。
【附圖說明】
[0027]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。
[0028]圖1為本發明實施例公開的一種可編程皮秒級延時脈沖產生裝置結構示意圖；
[0029]圖2為本發明實施例中延時脈沖產生的主要原理示意圖；
[0030]圖3為本發明實施例中提到的CARRY4的結構示意圖；
[0031 ]圖4為本發明實施例公開的一種可編程皮秒級延時脈沖產生方法流程示意圖；
[0032]圖5為本發明實施例中起始脈沖延遲單元0DLEAYE2輸入輸出示意圖。
【具體實施方式】
[0033]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0034]請參閱附圖1，圖1為本發明實施例公開的一種可編程皮秒級延時脈沖產生裝置結構示意圖。本發明實施例公開了一種可編程皮秒級延時脈沖產生裝置，基于FPGA現場可編程邏輯器件，該裝置包括:系統時鐘分發模塊101、粗延時產生模塊102、全局時鐘驅動網絡模塊103、細延時產生模塊104以及細延時編程模塊105，其中，
[0035]系統時鐘分發模塊1I用于向系統其他模塊提供系統時鐘;粗延時產生模塊12由系統時鐘驅動，用于對系統時鐘進行循環計數，并根據所需粗延時輸出相互延遲為Ν(Ν>0)個系統時鐘周期的起始脈沖信號和粗延時脈沖信號;細延時產生模塊104為具有多個抽頭輸入和對應抽頭選擇輸入的信號延遲鏈，用于對粗延時脈沖信號進行延時傳輸，并輸出結束脈沖信號；全局時鐘驅動網絡模塊103用于將粗延時脈沖信號傳輸至信號延遲鏈的各個抽頭;細延時編程模塊105用于根據所需細延時控制信號延遲鏈的各個抽頭的通斷，確定輸出的結束脈沖在所述信號延遲鏈上經過的延遲路徑。
[0036]系統時鐘分發模塊101、粗延時產生模塊102、全局時鐘驅動網絡模塊103、細延時產生模塊104以及細延時編程模塊105均在FPGA(Field-Programmable Gate Array)，即現場可編程邏輯器件)內部實現。
[0037]時間間隔總是可以劃分為粗延時和細延時兩部分，粗延時就是指Ν(Ν>0)個粗時鐘周期，而細延時可以由M(M多I)個細延時單元構成。具體的，延時脈沖產生的主要原理如圖2所示。一旦對系統時鐘也就是圖中的粗時鐘開始進行計數，第一個脈沖信號，即起始脈沖將被產生;經過N(NX))個系統時鐘周期后，粗延時產生模塊將會產生一個粗延時脈沖并送入信號延遲鏈進行傳播;信號延遲鏈尾端將輸出第二個脈沖，也就是結束脈沖，結束脈沖與粗延時脈沖間的延時即為圖中所示的細延時，也就是粗延時脈沖傳遞到結束脈沖在信號延遲鏈上所經過的M(M^: I)個細延遲單元。
[0038]優選的，本實施方式選用現場可編程邏輯器件為Xilinx公司的Kintex-7系列的XC7K325T，軟件環境為Xilinx ISE，且也可以選用Virtex_7或Artix_7等系列器件，另外，也可以選用其他7系列FPGA或者Virtex-5、Virtex-6等系列FPGA。
[0039]優選的，本實施方式的系統時鐘分發模塊由外部晶振提供的時鐘驅動，并將系統時鐘倍頻至500MHz。
[0040]優選的，本實施方式的粗延時產生模塊輸出的起始脈沖信號和粗延時脈沖信號以及經過信號延遲鏈后輸出的結束脈沖信號的脈沖寬度為I個系統時鐘周期。
[0041]優選的，本實施方式的信號延遲鏈通過49個進位原語CARRY4單元串聯構成，用來覆蓋I個系統時鐘周期，且信號延遲鏈不超過一個時鐘域的高度。
[0042]其中，本實施方式的CARRY4單元由4個進位選擇器組成，包括4個抽頭輸入、4個抽頭選擇輸入、I個上級進位輸入、I個下級進位輸出。
[0043]具體的，在FPGA中細延時單元可以通過多種方式或結構實現，例如鎖相環的使用、級聯鏈和進位鏈的構建。鎖相環可以通過相位調制來實現不同的延時，但它不適用于本設計，因為鎖相環本身所能提供的延時單元是有限的。級聯鏈的延時單元本身延時僅僅達到亞納秒量級，而且并不是所有的FPGA內部都存在級聯鏈。進位鏈作為快速運算所必需的邏輯結構，在絕大多數FPGA中存在;而且進位單元的延時基本都固定在1ps量級。因此，為了保證整個延時脈沖產生裝置的最小延時精度，選擇使用進位單元作為細延時單元。
[0044]和大多數XiIinx FPGA器件一樣，可配置邏輯模塊CLB是XiIinx 7系列FPGA的主要邏輯資源。一個CLB包含兩個SI ice ,Slice是實現時序和組合電路的基本單元。每個SI ice均包含4個查找表(Look-Up Table,LUT)和快速進位邏輯。快速進位邏輯由4個進位選擇器和4個異或門組成，同時快速進位邏輯與4個LUT進行連接以實現快速算術操作。作為快速進位邏輯的原語，CARRY4可以通過LOC語句設置到Xi I inx 7系列FPGA內部的任何一個SI ice。圖3顯示的是CARRY4的結構。
[0045]如圖3所示，每個CARRY4單元由4個進位選擇器組成，每個CARRY4單元擁有4個抽頭輸入、4個抽頭選擇輸入、I個上級進位輸入(CIN輸入)、I個下級進位輸出(C0UT輸出)。
[0046]具體的，對于信號延遲鏈的生成，通過將CARRY4的⑶UT輸出連接到FPGA中同一列上一行的CARRY4的CIN輸入，就可以將進位邏輯一個一個串聯起來，形成信號延遲鏈。信號延遲鏈的延時長度需要覆蓋一個系統時鐘周期，設計中實例化了 49個CARRY4單元，這里是考慮到不使信號延遲鏈的布線跨越時鐘域(一個時鐘域占據50個CLB行數)。根據模擬信號延遲鏈最大延時為2.134ns，足以覆蓋系統時鐘周期2ns。由于信號延遲鏈由49個CARRY4單元串聯生成，因此信號延遲鏈具有196個抽頭輸入和196個相對應的抽頭選擇輸入。結束脈沖由信號延遲鏈尾端，也就是在信號延遲鏈最頂端的CARRY4的COUT輸出。
[0047]優選的，本實施方式的全局時鐘驅動網絡模塊為通過調用全局時鐘資源BUFG對粗延時產生模塊進行驅動，并將粗延時脈沖信號傳輸到信號延遲鏈的196個抽頭輸入，BUFG單元為全局緩沖單元。
[0048]其中，本實施方式的BUFG單元到信號延遲鏈抽頭輸入的配置方式為O位的BUFG單元的輸出連接到各偶數位的CARRY4單元的抽頭輸入，I位的BUFG單元的輸出連接到各奇數位的CARRY4單元的抽頭輸入。
[0049]具體的，對于全局時鐘驅動網絡模塊傳輸，為了使結束脈沖和粗延時脈沖之間的細延時能夠均勻地覆蓋整條信號延遲鏈的延時，需要將粗延時脈沖送入信號延時鏈上的196個抽頭輸入，同時不引入額外的走線延時和傳輸分布延時。為此系統使用全局時鐘驅動網絡來傳輸粗延時脈沖。FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構。BUFG原語是Xilinx 7系列FPGA內部的全局緩沖單元，可以用來驅動高扇出、有著低延時差異要求的內部信號，其輸出到達FPGA內部的1B、CLB、選擇性塊RAM的時延和抖動最小。另外設計中實例化了兩個BUFG單元來對粗延時脈沖進行驅動傳輸，而且BUFG單元到信號延遲鏈抽頭輸入的配置方式為O位BUFG單元的輸出連接到各偶數位的CARRY4單元的抽頭輸入，I位BUFG單元的輸出連接到各奇數位的CARRY4單元的抽頭輸入，這樣是為了FPGA內部布局布線的考慮，使得各抽頭輸入之間不會引入額外的走線延時。
[0050]優選的，本實施方式的細延時編程模塊根據所需的細延時生成表示抽頭送入信號延遲鏈位置的獨熱碼，再將獨熱碼送入信號延遲鏈上各CARRY4單元的抽頭選擇輸入，決定信號延遲鏈上有效的延遲路徑。
[0051]本發明實施例公開了一種可編程皮秒級延時脈沖產生裝置，該延時脈沖產生裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，粗延時產生模塊在系統時鐘下運行，對系統時鐘進行計數，并分別產生脈沖寬度為系統時鐘周期的起始脈沖信號和粗延時脈沖信號，起始脈沖信號和粗延時脈沖信號之間的延時為Ν(Ν>0)個系統時鐘周期，細延時產生模塊為具有多個抽頭輸入和對應的抽頭選擇輸入的信號延遲鏈，粗延時脈沖通過全局時鐘驅動網絡模塊送入信號延遲鏈的各個抽頭輸入;細延時編程模塊根據所需細延時產生相應的獨熱碼送到信號延遲鏈的各個抽頭選擇輸入，進而控制粗延時脈沖是否經過信號延遲鏈上的各細延時單元，并在信號延遲鏈的尾端輸出結束脈沖。本發明通過細延時編程模塊對細延時產生模塊的控制，將粗延時脈沖信號通過信號延遲鏈可實現十皮秒的精確延時，延時動態范圍可達數秒，另外，本發明使用FPGA設計實現，具有很高的精確度和較好的適用性。
[0052]請參閱附圖4，圖4為本發明實施例公開的一種可編程皮秒級延時脈沖產生方法流程示意圖。本發明在上述公開的裝置的基礎上，還公開了一種可編程皮秒級延時脈沖產生方法，該方法基于上述公開的裝置，該裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，該方法具體包括如下步驟:
[0053]S401、系統時鐘分發模塊向系統其他模塊提供系統時鐘。
[0054]具體的，對于系統時鐘生成，本發明應用實例采用500MHz系統時鐘，可以采用FPGA的時鐘管理塊來完成，在Xilinx的FPGA中有混合模式時鐘管理器MMCM13Xilinx 7系列FPGA的MMCM在任意方向上都有著相當不錯的相移能力，并且可以在動態相移模式中使用。本發明應用實例中，MMCM采用Xi I inx功能模塊Coregen中的Clocking部件Clocking Wizard進行例化，MMCM時鐘輸入為片外200MHz差分時鐘，V⑶振蕩頻率為1000MHz，輸出的時鐘相位為
0.000，頻率為500MHz，作為系統時鐘。為減少時鐘到系統中各模塊的延時不一致性，系統時鐘走FPGA的全局時鐘線，設計中使用全局緩沖資源BUFG來驅動系統時鐘，這一過程是例化后自動完成的，且BUFG的位置將被固定。
[0055]S402、粗延時產生模塊對系統時鐘進行循環計數，并根據所需粗延時輸出相互延遲為Ν(Ν>0)個系統時鐘周期的起始脈沖信號和粗延時脈沖信號。
[0056]具體的，對于系統時鐘計數產生，粗延時粗延時產生模塊工作在500MHz系統時鐘下，對系統時鐘進行循環同步計數。粗時鐘計數器位數為32位，因此粗延時的動態范圍可以達到8s。粗時鐘計數器的輸出分別送到比較值為I和N+1(N彡O)的相等型數值比較器，兩個數值比較器的輸出分別為起始脈沖和粗延時脈沖。也就是在粗時鐘計數器使能的第一個系統時鐘上升沿輸出起始脈沖，再經過Ν(Ν>0)個系統時鐘周期后，輸出粗延時脈沖，粗延時脈沖相對于起始脈沖的延時就是所需要的粗延時，即Ν(Ν>0)個系統時鐘周期。同時為了防止計數器各位翻轉不同步所造成的輸出端毛刺，兩個數值比較器均設置為與系統時鐘同步。
[0057]S403、細延時產生模塊為具有多抽頭的信號延遲鏈，對粗延時脈沖信號進行延時傳輸，并在鏈尾輸出結束脈沖信號。
[0058]S404、全局時鐘驅動網絡模塊將粗延時脈沖信號傳輸至信號延遲鏈的各個抽頭。
[0059]S405、細延時編程模塊據所需細延時控制信號延遲鏈的各個抽頭的通斷，確定輸出的結束脈沖在所述信號延遲鏈上經過的延遲路徑。
[0060]細延時編程模塊根據所需要的細延時生成一個表示抽頭送入信號延遲鏈位置的196位獨熱碼，再將該獨熱碼送入信號延遲鏈上的196個抽頭選擇輸入，改變信號延遲鏈上的各細延遲單元的通斷，進而改變粗延時脈沖到最終輸出的延時脈沖之間在信號延遲鏈上經過的延遲路徑，也就是改變了所經過細延時單元的個數M(M多I)，使得能夠可編程地改變細延時。
[0061 ]對于起始脈沖和結束脈沖輸出，起始脈沖和粗延時脈沖均為相等型數值比較器的輸出，因此其輸出脈沖寬度均為I個系統時鐘周期。而結束脈沖是由粗延時脈沖經過BUFG單元傳輸并經過信號延遲鏈延時傳輸進行輸出的，其輸出脈沖寬度在傳輸過程并未發生改變，也可視為I個系統時候周期。為了減少系統的最小固有延時，需要使起始脈沖經過一定的延時再輸出，這一部分的延時由系統內部的走線方式決定，并且對于同樣的工作條件來說基本是不變的。因此在起始脈沖輸出端加入了0DELAYE2單元(輸出型固定或可變延時單元)來對系統的固有延時進行修正。0DLEAYE2單元的輸入、輸出可參考圖5。
[0062]本發明實施例公開了一種可編程皮秒級延時脈沖產生方法，基于上述提供的一種可編程皮秒級延時脈沖產生裝置，該方法將延時分為粗延時和細延時兩部分，其中粗延時通過對系統時鐘進行計數實現，其時間跨度以系統時鐘周期為最小單位;而細延時由多個組成信號延遲鏈的細延遲單元串聯實現，其步長為10ps，通過細延時編程模塊產生的位置獨熱碼來改變信號延遲鏈上的各細延遲單元的通斷，進而改變經過粗延時的脈沖到最終輸出的延時脈沖之間在信號延遲鏈上經過的延遲路徑以實現可編程延時。粗延時與細延時結合，可實現十皮秒的精確延時，延時動態范圍可達數秒。
[0063]綜上所述，本發明公開了一種可編程皮秒級延時脈沖產生裝置及方法，該裝置的粗延時產生模塊在系統時鐘下運行，對系統時鐘進行計數，并分別產生脈沖寬度為系統時鐘周期的起始脈沖信號和粗延時脈沖信號，細延時產生模塊為具有多個抽頭輸入和對應的抽頭選擇輸入的信號延遲鏈，粗延時脈沖通過全局時鐘驅動網絡模塊送入信號延遲鏈的各個抽頭輸入;細延時編程模塊根據所需細延時產生相應的獨熱碼送到信號延遲鏈的各個抽頭選擇輸入，進而控制粗延時脈沖是否經過信號延遲鏈上的各細延時單元，并在信號延遲鏈的尾端輸出結束脈沖。本發明通過細延時編程模塊對細延時產生模塊的控制，將粗延時脈沖信號通過信號延遲鏈可實現十皮秒的精確延時，延時動態范圍可達數秒，另外，本發明使用FPGA設計實現，具有很高的精確度和較好的適用性。
[0064]需要說明的是，本說明書中的各個實施例均采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。
[0065]還需要說明的是，在本文中，諸如第一和第二等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括上述要素的物品或者設備中還存在另外的相同要素。
[0066]對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或范圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
【主權項】
1.一種可編程皮秒級延時脈沖產生裝置，其特征在于，基于FPGA現場可編程邏輯器件，該裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，其中， 所述系統時鐘分發模塊用于向系統其他模塊提供系統時鐘； 所述粗延時產生模塊由所述系統時鐘驅動，用于對所述系統時鐘進行循環計數，并根據所需粗延時輸出相互延遲為Ν(Ν>0)個系統時鐘周期的起始脈沖信號和粗延時脈沖信號； 所述細延時產生模塊為具有多個抽頭輸入和對應抽頭選擇輸入的信號延遲鏈，用于對所述粗延時脈沖信號進行延時傳輸，并輸出結束脈沖信號； 所述全局時鐘驅動網絡模塊用于將所述粗延時脈沖信號傳輸至所述信號延遲鏈的各個抽頭； 所述細延時編程模塊用于根據所需細延時控制所述信號延遲鏈的各個抽頭的通斷，確定輸出的結束脈沖信號相對于粗延時脈沖信號在所述信號延遲鏈上的延遲路徑。2.根據權利要求1所述的裝置，其特征在于，所述現場可編程邏輯器件為Kintex-7、3.根據權利要求1所述的裝置，其特征在于，所述系統時鐘分發模塊由外部晶振提供的時鐘驅動，且提供的所述系統時鐘的頻率倍頻至500MHz。4.根據權利要求1所述的裝置，其特征在于，所述粗延時產生模塊輸出的所述起始脈沖信號和所述粗延時脈沖信號以及經過所述信號延遲鏈后輸出的所述結束脈沖信號的脈沖寬度均為I個系統時鐘周期。5.根據權利要求1所述的裝置，其特征在于，所述信號延遲鏈通過49個進位原語CARRY4單元串聯構成，用來覆蓋I個系統時鐘周期，且所述信號延遲鏈不超過一個時鐘域的高度。6.根據權利要求5所述的裝置，其特征在于，所述CARRY4單元由4個進位選擇器串聯組成。7.根據權利要求5所述的裝置，其特征在于，所述CARRY4單元包括4個抽頭輸入、4個抽頭選擇輸入、I個上級進位輸入、I個下級進位輸出。8.根據權利要求7所述的裝置，其特征在于，所述全局時鐘驅動網絡是通過調用全局時鐘資源BUFG來對粗延時脈沖進行驅動和扇出到信號延遲鏈的196個抽頭輸入，所述BUFG單元為全局緩沖單元，其中，所述BUFG到信號延遲鏈抽頭輸入的配置方式為O位BUFG扇出到各偶數位的所述CARRY4單元的抽頭輸入，I位BUFG扇出到各奇數位的所述CARRY4單元的抽頭輸入。9.根據權利要求8所述的裝置，其特征在于，所述細延時編程模塊根據所需的細延時生成表示抽頭送入所述信號延遲鏈位置的獨熱碼，再將所述獨熱碼送入所述信號延遲鏈上各CARRY4單元的抽頭選擇輸入，決定信號延遲鏈上有效的延遲路徑。10.一種可編程皮秒級延時脈沖產生方法，其特征在于，基于上述權利要求1-9所述的可編程皮秒級延時脈沖產生裝置，該裝置包括:系統時鐘分發模塊、粗延時產生模塊、全局時鐘驅動網絡模塊、細延時產生模塊以及細延時編程模塊，該方法包括: 所述系統時鐘分發模塊向系統其他模塊提供系統時鐘； 所述粗延時產生模塊對所述系統時鐘進行循環計數，并根據所需粗延時輸出相互延遲為Ν(Ν>0)個系統時鐘周期的起始脈沖信號和粗延時脈沖信號； 所述細延時產生模塊為具有多抽頭的信號延遲鏈，對所述粗延時脈沖信號進行延時傳輸，并在鏈尾輸出結束脈沖信號； 所述全局時鐘驅動網絡模塊將所述粗延時脈沖信號傳輸至所述信號延遲鏈的各個抽頭; 所述細延時編程模塊據所需細延時控制所述信號延遲鏈的各個抽頭的通斷，確定輸出的結束脈沖在所述信號延遲鏈上經過的延遲路徑。
【文檔編號】H03K5/14GK105932988SQ201610244047
【公開日】2016年9月7日
【申請日】2016年4月18日
【發明人】王照琪, 姚遠, 陳煉, 李鋒, 金革
【申請人】中國科學技術大學