一種亞時鐘超短脈沖發生器的制造方法
【專利摘要】一種亞時鐘超短脈沖發生器，其包括：時鐘模塊、移相模塊、進位鏈模塊、組合邏輯模塊、粗時鐘選通模塊。通過采用本發明的亞時鐘超短脈沖發生器，能有效減少數字脈沖發生器的時鐘頻率要求，大幅減少產生脈沖的成本，避免模擬電路的漂移和電路參數不一致，特別適合于超短激光器、脈沖寬度調制通信、生物醫學檢測和高能物理實驗等應用場合。
【專利說明】
一種亞時鐘超短脈沖發生器
技術領域
[0001]本發明涉及高能物理與粒子物理應用、光電子器件和電子科學與技術等領域，尤其涉及一種超短脈沖的產生方法與裝置。
【背景技術】
[0002]亞時鐘超短脈沖是指脈沖持續時間小于時鐘周期，特別是遠小于時鐘周期二分之一的電脈沖，該電脈沖可能含有一定的重復模式，例如脈沖在周期的任意位置出現一次或多次，重復周期可以是隨時間變化的任意數，或者是兩種或者兩種以上周期的疊加。
[0003]現有的超短電脈沖產生方法主要有:自激振蕩/模擬比較器組合的模擬電路亞時鐘超短脈沖發生器、高時鐘頻率驅動的數字脈沖發生器、超短光脈沖經過光電器件產生的光電超短脈沖三種。自激振蕩/模擬比較器組合的模擬電路亞時鐘超短脈沖發生器由模擬電路搭建而成，在抗噪性、穩定性和一致性上有明顯的缺陷，實際應用中難以對電路進行臨時地更改和校正，因而不適于大規模的生產和應用。高時鐘頻率驅動的數字脈沖發生器穩定性好，但需要一個周期和脈沖寬度相比擬的時鐘源，在脈沖持續時間較短時，將面臨極高的造價。超短光脈沖經過光電器件產生的光電超短脈沖需要一個超短激光器和光電轉換器，系統架構較為復雜，且脈沖寬度不可以任意調制。
[0004]由于以上方法通常需要較高的成本和運行維護費用，有必要提出一種制備時間短、器件數字化、結構簡單且成本低廉、運行費用低的可調超短脈沖發生裝置。
【發明內容】
[0005]有鑒于此，本發明的目的在于提供一種亞時鐘超短脈沖發生器，該裝置能在低成本和低運行成本的條件下，并可由現場可編程邏輯門陣列(Field Programmable GateArray, FPGA)或復雜可編程邏輯器件(Complex Programmable Logic Device，CPLD)直接產生，產生脈沖寬度較短的電脈沖信號。由于該裝置不需要分立的模擬電路組合，且輸出脈沖寬度和重復頻率可調，在實際系統中具有較高的實用價值。
[0006]為實現上述目的，本發明提供如下技術方案:
一種亞時鐘超短脈沖發生器，包括:時鐘模塊、移相模塊、進位鏈模塊、組合邏輯模塊，粗時鐘選通模塊，其中:
時鐘模塊，提供一個低成本時鐘頻率；
移相模塊，通過移動相位，獲取兩束頻率一致，相位不同的時鐘信號；
進位鏈模塊，提供一個數字行波傳輸的路徑；
組合邏輯模塊，組合數字行波邏輯，獲得一個快速的電脈沖；
粗時鐘選通模塊，通過設定原始時鐘驅動的時序狀態機，選通單時鐘周期內的脈沖，可用于調節重復頻率和重復模式。
[0007]優選地，在上述的亞時鐘超短脈沖發生器中，所述的移動的相角不能使上升沿和下降沿重合，除此以外的相角都滿足要求。
[0008]優選地，在上述的亞時鐘超短脈沖發生器中，所述的輸出的脈沖寬度小于時鐘周期的長度。
[0009]優選地，在上述的亞時鐘超短脈沖發生器中，所述的通過設計粗時鐘選通模塊，輸出的脈沖重復頻率可大于原始時鐘，并可以含有一定的模式，例如雙周期模式、三周期模式和多周期模式(周期數大于3)。
[0010]從上述技術方案可以看出，通過采用本發明的亞時鐘超短脈沖發生器，能在低成本和低運行成本的條件下，產生脈寬小于時鐘周期的超短脈沖。該裝置可以由現場可編程邏輯門陣列(Field Programmable Gate Array, FPGA)或復雜可編程邏輯器件(ComplexProgrammable Logic Device，CPLD)直接產生，因而具有較高的實用價值。
[0011]與現有技術相比，本發明的有益效果是:
(1)低成本:本發明不需要額外的激光器或者高頻率的時鐘源及其配套數字器件；
(2)數字化穩定性:本發明可全部由數字器件構成，具有數字電路的可靠性和穩定性；
(3)較高的一致性和可重復性:本發明的輸出在不同制造個體間具有較高的一致性和可重復性；
(4)靈活性:該發明方法可以靈活地在不同的數字器件中根據應用的需要做臨時裁剪；
(5)可控可觀性:該發明方法可以在設計時靈活地調節設計參數和設計規模，并對可能發生的干擾有較強的偵測能力。
【附圖說明】
[0012]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的有關本發明的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0013]圖1為本發明亞時鐘超短脈沖發生器的流程圖；
圖2為本發明亞時鐘超短脈沖發生器的裝置結構圖。
【具體實施方式】
[0014]本發明公開了一種亞時鐘超短脈沖發生器，該裝置能在有限的成本下，產生脈沖持續時間遠小于時鐘周期的電脈沖序列，并且調控脈沖出現的相位和模式。
[0015]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行詳細地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動的前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0016]如圖1所示，本發明公開的一種亞時鐘超短脈沖發生器通過以移相時鐘在單個時鐘周期內制造電信號跳躍邊沿后，用組合邏輯編程單個時鐘周期內的脈沖持續時間和出現的相位，再用時鐘源驅動的狀態機編程時鐘周期以上的脈沖模式，實現電脈沖序列脈沖寬度、周期、脈沖出現模式的控制，具體的模塊結構為:
時鐘模塊100，提供一個低成本時鐘頻率；
移相模塊200，通過移動相位，獲取兩束頻率一致，相位不同的時鐘信號； 進位鏈模塊300，提供一個數字行波傳輸的路徑；
組合邏輯模塊400，組合數字行波邏輯，獲得一個快速的電脈沖；
粗時鐘選通模塊500，通過設定原始時鐘驅動的時序狀態機，選通單時鐘周期內的脈沖，可用于調節重復頻率和重復模式。
[0017]以上亞時鐘超短脈沖發生器中，所述的移動的相角不能使上升沿和下降沿重合，除此以外的相角都滿足要求。
[0018]以上亞時鐘超短脈沖發生器中，所述的輸出的脈沖寬度小于時鐘周期的長度。
[0019]以上亞時鐘超短脈沖發生器中，所述的通過設計粗時鐘選通模塊，輸出的脈沖重復頻率可大于原始時鐘，并可以含有一定的模式，例如雙周期模式、三周期模式和多周期模式(周期數大于3)。
[0020]圖1為本發明亞時鐘超短脈沖發生器的流程圖；圖2為本發明亞時鐘超短脈沖發生器的裝置結構圖；結合圖1、圖2，通過幾個具體的實施例，對本發明亞時鐘超短脈沖發生器做進一步描述。本發明提出的亞時鐘超短脈沖發生器，其涉及到的移相相角、脈沖起始相位、進位鏈長度和步長、時鐘周期以上的脈沖重復模式。此處列出所涉及的應用實施例處理數據的參數。
[0021 ]實例1:脈沖持續時間為1/90的200Mhz重復頻率的電脈沖此處列出本實施例1處理數據的參數:
時鐘模塊100采用200Mhz有源時鐘；
移相模塊200采用FPGA的數字時鐘管理器產生移相90度，時鐘頻率不變的移相時鐘； 進位鏈模塊300采用90階有效長度進位鏈(實際長度105階)，每階進位鏈為5000/90
ps ；
組合邏輯模塊400采用在1-45階和47-90階的進位鏈扇出采用直連緩沖器輸出，在第46階扇出采用第45階和第46階的異或邏輯；
粗時鐘選通模塊500采用全部直連的方式選通所有脈沖，即不添加任何有效時序邏輯。
[0022]實例2:脈沖持續時間為1/90的200Mhz時鐘源重復周期為10 ns間隔和30 ns間隔交替的電脈沖
此處列出本應用實例2處理數據的參數:
時鐘模塊100采用200Mhz有源時鐘；
移相模塊200采用FPGA的數字時鐘管理器產生移相90度，時鐘頻率不變的移相時鐘； 進位鏈模塊300采用90階有效長度進位鏈(實際長度105階)，每階進位鏈為5000/90
ps ；
組合邏輯模塊400采用在1-45階、47-65階和67-90階的進位鏈扇出采用直連緩沖器輸出，在第46階扇出采用第45階和第46階的異或邏輯，在66階扇出采用第65階和66階進位鏈的異或邏輯；
粗時鐘選通模塊500采用3位編碼的狀態機，在狀態機的第2個狀態和第8個狀態輸出脈沖，而在其他的狀態掩蓋單周期的脈沖。
[0023]實例3:脈沖持續時間為1/90的200Mhz時鐘源重復周期為10 ns間隔和30 ns間隔交替的電脈沖
此處列出本應用實例2處理數據的參數: 時鐘模塊100采用200Mhz有源時鐘；
移相模塊200采用FPGA的數字時鐘管理器產生移相90度，時鐘頻率不變的移相時鐘； 進位鏈模塊300采用90階有效長度進位鏈(實際長度105階)，每階進位鏈為5000/90
ps ；
組合邏輯模塊400采用在1-45階、47-65階和67-90階的進位鏈扇出采用直連緩沖器輸出，在第46階組合邏輯扇出采用第45階和第46階的異或邏輯，在66階組合邏輯扇出采用第65階和66階進位鏈的異或邏輯，在第47階進位鏈扇入采用第46階的組合邏輯扇出邏輯，在第67階進位鏈扇入采用第66階的組合邏輯扇出邏輯，其余進位鏈的扇入均采用前一級進位鏈的扇出；
粗時鐘選通模塊500采用3位編碼的狀態機，在狀態機的第2個狀態和第8個狀態輸出脈沖，而在其他的狀態掩蓋單周期的脈沖。
[0024]本發明實例I是僅用時鐘跳變編碼超短脈沖在單時鐘周期內發生的相位，在時鐘周期以上沒有采用特殊的狀態機制作單時鐘周期內超短電脈沖的掩模，由此產生的超短電脈沖的重復頻率是等于時鐘源的頻率的。編制實例I旨在說明粗時鐘選通模塊500中采取全選通的方式是落入本發明的范圍內的。
[0025]本發明實例2是用時鐘跳變編碼超短脈沖在單時鐘周期內發生的相位，在一個時鐘周期內有兩處不同相位的脈沖，在時鐘周期以上采用了 3位的狀態機制作單時鐘周期內超短電脈沖的掩模，由此產生的超短電脈沖的重復頻率是兩個頻率的疊加。編制實例2旨在說明采取特定的粗時鐘選通模塊500，或者在單個時鐘周期內由組合邏輯模塊400編輯亞時鐘超短脈沖的相位，都是落入本發明的范圍內的。
[0026]本發明實例3是采用時鐘跳變編碼超短脈沖在單時鐘周期內發生的相位，在一個時鐘周期內的脈沖持續時間由組合邏輯和進位鏈扇入共同調控，在時鐘周期以上采用了 3位的狀態機制作單時鐘周期內超短電脈沖的掩模，由此產生的超短電脈沖的重復頻率是兩個頻率的疊加。編制實例3旨在說明粗時鐘選通模塊500中采取特定的方式或者單個時鐘周期內由組合邏輯模塊400編輯亞時鐘超短脈沖的脈沖持續時間是落入本發明的范圍內的。
[0027]綜上所述，調節單個時鐘周期內電脈沖的持續時間由組合邏輯模塊400完成，持續時間等于進位鏈階數乘以進位鏈的步長。調節單個時鐘周期內電脈沖的相位可以由組合邏輯模塊400完成也可以由時鐘移相模塊200完成。調節時鐘重復頻率可以由組合邏輯模塊400完成也可以由粗時鐘選通模塊500完成。
[0028]本發明涉及數字可編程器件的應用、超快電子學和電信號處理領域，尤其涉及一種亞時鐘周期的超短脈沖發生器。
[0029]通過采用本發明的亞時鐘超短脈沖發生器，能在低成本和低運行成本的條件下，產生脈寬小于時鐘周期的超短脈沖。該裝置可以由現場可編程邏輯門陣列(FieldProgrammable Gate Array, FPGA)或復雜可編程邏輯器件(Complex Programmable LogicDevice，CPLD)直接產生，因而具有較高的實用價值。
[0030]與現有技術相比，本發明的有益效果是:
(1)低成本:本發明不需要額外的激光器或者高頻率的時鐘源及其配套數字器件；
(2)數字化穩定性:本發明可全部由數字器件構成，具有數字電路的可靠性和穩定性；
(3)較高的一致性和可重復性:本發明的輸出在不同制造個體間具有較高的一致性和可重復性；
(4)靈活性:該發明方法可以靈活地在不同的數字器件中根據應用的需要做臨時裁剪；
(5)可控可觀性:該發明方法可以在設計時靈活地調節設計參數和設計規模，并對可能發生的干擾有較強的偵測能力。
[0031]對于本領域技術人員而言，顯然本發明不限于上述示范性實施例的細節，而且在不背離本發明的精神或基本特征的情況下，能夠以其他的具體形式實現本發明。因此，無論從哪一點來看，均應將實施例看作是示范性的，而且是非限制性的，本發明的范圍由所附權利要求而不是上述說明限定，因此旨在將落在權利要求的等同要件的含義和范圍內的所有變化囊括在本發明內。不應將權利要求中的任何附圖標記視為限制所涉及的權利要求。
[0032]此外，應當理解，雖然本說明書按照實施方式加以描述，但并非每個實施方式僅包含一個獨立的技術方案，說明書的這種敘述方式僅僅是為清楚起見，本領域技術人員應當將說明書作為一個整體，各實施例中的技術方案也可以經適當組合，形成本領域技術人員可以理解的其他實施方式。
【主權項】
1.一種亞時鐘超短脈沖發生器，其特征在于包括:時鐘模塊、移相模塊、進位鏈模塊、組合邏輯模塊，粗時鐘選通模塊，其中: 時鐘模塊，提供一個低成本時鐘頻率； 移相模塊，通過移動相位，獲取兩束頻率一致，相位不同的時鐘信號； 進位鏈模塊，提供一個數字行波傳輸的路徑； 組合邏輯模塊，組合數字行波邏輯，獲得一個快速的電脈沖； 粗時鐘選通模塊，通過設定原始時鐘驅動的時序狀態機，選通單時鐘周期內的脈沖，可用于調節重復頻率和重復模式。2.根據權利要求1所述的亞時鐘超短脈沖發生器，其特征在于:移動的相角不能使上升沿和下降沿重合，除此以外的相角都滿足要求。3.根據權利要求1所述的亞時鐘超短脈沖發生器，其特征在于:輸出的脈沖寬度小于時鐘周期的長度。4.根據權利要求1所述的亞時鐘超短脈沖發生器，其特征在于:通過設計粗時鐘選通模塊，輸出的脈沖重復頻率可大于原始時鐘，并可以含有一定的模式，例如雙周期模式、三周期模式和多周期模式(周期數大于3)。
【文檔編號】G06F1/08GK105871357SQ201610154977
【公開日】2016年8月17日
【申請日】2016年3月18日
【發明人】鄧貞宙, 謝慶國
【申請人】南京瑞派寧信息科技有限公司