使用延遲鎖相環的本地振蕩器信號生成的制作方法

使用延遲鎖相環的本地振蕩器信號生成的制作方法
【專利摘要】公開了一種時鐘生成電路，其可以用相對不易受VCO拉頻影響的方式生成多個相位延遲信號。該時鐘生成電路可包括：用以生成振蕩信號的電路；用以生成其頻率等于該振蕩信號的頻率的1/(n+0.5)倍的RF信號的分頻器，其中，n是大于或等于1的整數值且n+0.5是非整數值；以及用以生成多個本地振蕩器信號的DLL電路，其中這些本地振蕩器信號相對于彼此相位延遲。
【專利說明】
使用延遲鎖相環的本地振蕩器信號生成
技術領域
[0001] 本發明實施例一般設及振蕩器信號，尤其設及使用延遲鎖相環電路生成本地振蕩 器信號。
[0002] 相關技術背景
[0003] 無線電的頻率規劃可W指選擇和使用各種信號頻率，包括，例如，壓控振蕩器 (VCO)的輸出頻率、本地振蕩器化0)信號的頻率和/或生成方案、無線電信號路徑中的一個 或多個中間頻率（IF)的值，等等。直接采樣接收機對接收信號進行采樣而不將接收信號下 變頻。相反，直接轉換接收機使用LO信號來將接收信號下變頻(例如，從射頻(R門到基帶頻 率）W生成同相（I)和正交(Q)信號，并且隨后W基帶頻率對I和Q信號進行采樣。將接收信號 下變頻(與直接采樣接收機相比）允許較低頻的采樣時鐘，但是引入了由于本地振蕩器噪聲 和/或I/Q失配引起的信號損傷。
[0004] VCO可W被用來生成用于在接收機中進行下變頻W及用于在相關聯的發射機中進 行上變頻的LO信號。當VCO頻率等于或為RF頻率的整數倍時，直接轉換收發機可能易于受到 VCO拉頻(VC0 pulling)。由此，用使得VCO拉頻最小化的方式生成LO信號將是合乎需求的。 此外，用使得VCO拉頻最小化的方式生成LO信號的多個相位也可能是合乎需求的。
[0005] 懸
[0006] ^本概述W便W簡化形式介紹W下將在詳細描述中進一步描述的概念選集。本 概述并非旨在標識出要求保護的主題內容的關鍵特征或必要特征，亦非旨在限定要求保護 的主題內容的范圍。
[0007] 公開了一種時鐘生成電路及操作方法，其可W用相對不易受VCO拉頻影響的方式 生成多個相位延遲信號。對于一些實施例，VCO拉頻可W通過使用延遲鎖相環(化L)電路、響 應于本地振蕩器參考信號的頻率是振蕩信號的非整數部分而生成多個相位延遲本地振蕩 器信號來被最小化。對于至少一個實施例，時鐘生成電路包括壓控振蕩器(VC0)、分頻器和 化L電路。VCO可生成具有某頻率的振蕩信號。分頻器(禪合到VC0)可W生成其頻率等于振蕩 信號的頻率的l/(n+0.5)倍的本地振蕩器參考信號，其中n是大于或等于1的整數，且(n+ 0.5)是非整數值。化L電路(包括用W接收本地振蕩器參考信號的輸入)包括用W提供多個 本地振蕩器信號相位的多個輸出，其中運些本地振蕩器信號相位是相對于彼此相位延遲 的。對于一示例性實施例，D化電路可生成各自相對于先前的本地振蕩器信號相位延遲相位 達振蕩信號的四分之一周期的四個本地振蕩器信號相位。
[000引對于至少一個實施例，分頻器可包括用W接收指示n的值的控制信號的控制端子。 用運種方式，n的值，W及由此振蕩信號和本地振蕩器參考信號之間的頻率關系（W及由此 振蕩信號和本地振蕩器信號相位之間的頻率關系)可被動態地修改。
[0009] 對于一些實施例，化L電路可包括相位和頻率檢測器、電荷累W及延遲線。相位和 頻率檢測器可包括用于接收參考信號和反饋信號的輸入，并且可生成指示參考信號和反饋 信號之間的相位差的控制信號。電荷累(禪合到相位和頻率檢測器)可W響應于控制信號生 成控制電壓。延遲線(包括用W接收本地振蕩器參考信號(或者替換地，振蕩信號）的第一輸 入和用W接收控制電壓的第二輸入)可W生成DLL電路的參考信號和反饋信號，W及從中可 W推導多個本地振蕩器信號相位的多個化L輸出相位。對于至少一個實施例，延遲線可包括 第一和第二信號路徑(彼此分開），W分別生成化L電路的參考信號和反饋信號。進一步地， 延遲線可包括提供多個本地振蕩器信號相位的多個串聯連接的延遲元件。
[0010] 附圖簡述
[0011] 本發明各實施例是作為示例來解說的，且不旨在受附圖中各圖的限定，其中:
[0012] 圖1是其中可實現本發明各實施例的直接轉換發射機的框圖。
[0013] 圖2A示出了根據一些實施例的時鐘生成電路的框圖。
[0014] 圖2B示出了由圖2A的時鐘生成電路生成的四個本地振蕩器信號相位的示例性時 序圖。
[0015] 圖3A示出了根據其他實施例的時鐘生成電路的框圖。
[0016] 圖3B示出了與圖3A的時鐘生成電路相關聯的VCO信號和本地振蕩器參考信號的相 對相位的示例性時序圖。
[0017]圖4A示出了根據還有其他實施例的時鐘生成電路的框圖。
[0018] 圖4B是解說與圖4A的時鐘生成電路相關聯的示例性頻率范圍的表格。
[0019] 圖5示出了根據一些實施例的延遲鎖相環(D山電路的框圖。
[0020] 圖6是描繪根據一些實施例的示例性時鐘生成操作的解說性流程圖。
[0021] 圖7是解說根據一些實施例的具有合需占空比的本地振蕩器信號相位的示例性生 成的時序圖。
[0022] 圖8A示出了根據還有其他實施例的時鐘生成電路的框圖。
[0023] 圖8B示出了與圖8A的時鐘生成電路相關聯的化L輸出信號相位和本地振蕩器信號 相位的示例性時序圖。
[0024] 相同的附圖標記貫穿全部附圖指示對應的部件。
[00巧]詳細描述
[0026] 僅為了簡化起見，W下在處理具有示例性頻率值的信號的上下文中討論本發明的 諸實施例。應當理解，本發明諸實施例等同地適用于處理合適頻率和/或頻率范圍的信號、 W及使用任何合適的編碼和/或調制技術來處理信號。
[0027] 在W下描述中，闡述了眾多具體細節(諸如具體組件、電路、和過程的示例），W提 供對本公開的透徹理解。而且，在W下描述中并且出于解釋目的，闡述了具體的命名W提供 對本公開各實施例的透徹理解。然而，對于本領域技術人員將明顯的是，可W不需要運些具 體細節就能實踐本發明各實施例。在其他實例中，W框圖形式示出公知的電路和設備W避 免混淆本公開。如本文所使用的，術語"禪合"意指直接連接到、或通過一個或多個居間組件 或電路來連接。本文所描述的在各種總線上提供的任何信號可W與其他信號進行時間復用 并且在一條或多條共用總線上提供。另外，各電路元件或軟件塊之間的互連可被示為總線 或單信號線。每條總線可替換地是單信號線，而每條單信號線可替換地是總線，并且單線或 總線可表示用于各組件之間的通信的大量物理或邏輯機制中的任一個或多個。本發明各實 施例不應被解釋為限于本文描述的具體示例，而是在其范圍內包括由所附權利要求所限定 的所有實施例。
[0028] 圖1是常規直接轉換發射機100的框圖。發射機100包括天線ANT、基帶處理器IlOW 及模擬前端(AFE)120"AFE 120包括用于I信號路徑的數模轉換器(DACH21A、用于I信號路 徑的濾波器122A、用于I信號路徑的本地振蕩器化0)混頻器123A、用于Q信號路徑的DAC 1218、用于9信號路徑的濾波器1228、用于9信號路徑的11)混頻器1238、組合器124、^及線性 功率放大器(PA) 125。第一 LO混頻器123A通過將I信號與同相本地振蕩器信號LO(I)和技 混頻來將I信號從基帶直接上變頻到載波頻率，并且第二LO混頻器123B通過將Q信號與正交 本地振蕩器信號LO(Q)和胃)將Q信號從基帶直接上變頻到載波頻率，其中本地振蕩器信 號的頻率是載波頻率。兩個同相本地振蕩器信號LO(I)和胃可W相對于彼此相位延遲達 180度，并且為I路徑提供差分LO信令;類似地，兩個正交本地振蕩器信號LO(Q)和氏而^)可 W相對于彼此相位延遲達180度，并且為Q路徑提供差分LO信令。對于一些實施例，混頻器 123A-123B可W分別將差分I和Q信號上變頻。組合器124組合經上變頻的I信號和Q信號，并 且PA 125放大經組合的I/Q信號W供經由天線ANT作為TX傳輸。
[0029] 圖2A示出了生成四個本地振蕩器信號相位LOQKLO(Q) LO(I)和丘兩的時鐘生 成電路200的框圖，上述四個信號相位可W進而被圖1的上變頻混頻器用來將I和Q信號從基 帶上變頻到RF，或者類似地被接收機的下變頻混頻器(為了簡化起見未示出）用來將RF信號 下變頻到基帶I和Q信號。時鐘生成電路200包括禪合到延時鎖相環（化L)電路220的VCO 210dVC0 210(可W是任何合適的VCO或者其他合適的振蕩器電路)生成其頻率fvco等于RF頻 率（即，fvcQ = fRF)的振蕩信號(VC0)。!)化電路220包括響應于振蕩信號生成本地振蕩器信號 相位11)(1)、11)(9)、15^)和^仍)的延遲線和多個延遲抽頭(為了簡化，未在圖24中示出）。 如圖2B的時序圖250中所描繪的，四個本地振蕩器信號相位LO(I)、L0(g)、[百rr)和LO(Q')例 如相對于彼此錯開，從而LO(I)信號相位被延遲VCO周期的一半W生成胃信號相位，并且 LO (Q)信號相位被延遲VCO周期的一半W生成.LO(Q)信號相位。注意，LO (I)和LO (Q)信號相 位是相對于彼此相位延遲達VCO周期的四分之一(例如，90度），并且E5巧和LO(Q)倡號相 位相對于彼此相位延遲達VCO周期的四分之一(例如，90度）。雖然對于VCO拉頻敏感(例如， 因為fvco等于RF頻率），時鐘生成電路200可應用于在接收機中使用，或者當發射機IOOW相 對低的發射輸出功率電平操作時在發射機100中使用。圖2A的實施例可W通過允許VCO 210 WRF頻率的n倍頻振蕩，其中n是整數，通過在VCO 210和化L電路220之間提供整數分頻器 (為了簡化未示出）來一般化。整數分頻器可W按整數n分頻VCO頻率f VCO，并且可W將經分頻 信號(例如，具有等于RF頻率的頻率)作為參考信號提供給化L電路220。
[0030] 圖3A示出了根據本發明實施例的時鐘生成電路300,其可W用當在發射機中使用 時減少VCO拉頻的方式(例如，與圖2A中的時鐘生成電路200相比）生成本地振蕩器信號相位 LOQ)、L0(Q)、亡6巧和[石厲i。時鐘生成電路300包括VCO 310、1.5分頻電路315和化L電路 320。VCO 310禪合到1.5分頻電路315，該1.5分頻電路315禪合到化L電路320。VCO 310 (可W 是任何合適的VCO或其他合適的振蕩器電路)生成其頻率fvco等于1.5倍RF頻率（即，fvco = 1.5*fRF)的振蕩信號(VCO)，1.5分頻電路315按因數N = 1.5來分頻VCO信號W生成頻率為 fL0_REF的本地振蕩器參考信號(L0_REF)。由此，振蕩信號的頻率fVCO是LO參考信號L0_REF的 頻率fLCLREF的1.5倍，并且本地振蕩器參考信號頻率fL0_RE蹲于RF頻率fRF。!)化電路320包括 響應于本地振蕩器參考信號生成本地振蕩器信號相位LO(I)、LO(Q)、氏)巧和Ii胃)的延遲 線和多個延遲抽頭(為了簡化，未在圖3A中示出）。四個本地振蕩器信號相位LOQKLO(Q)、 巧和LO(Q)例如相對于彼此錯開，從而LO (I)信號相位被延遲VCO周期的一半W生成 反齊T)信號相位，并且LO(Q)信號相位被延遲VCO周期的一半W生成LO(Q)信號相位(例如， 如圖2B的時序圖250中所描繪的）。
[0031] 圖3B是描繪頻率為fvco的VCO信號和頻率為fLCLREF的本地振蕩器參考信號L0_REF的 波形的時序圖350。如W上所提及的，對于圖3A的示例性實施例，VCO信號的頻率f VCO等于LO 參考信號的頻率fLCLREF的1.5倍，并且由此，LO參考信號的周期等于VCO信號的周期的1.5倍。 因為VCO信號的頻率fvCO是LO參考信號的頻率fLCLREF的非整數倍(即，N=I.5)，時鐘生成電路 300較不易受VCO拉頻的影響(例如，與圖2A的時鐘生成電路200相比）。注意，為了使得1.5分 頻電路315精確地按因數N = 1.5來分頻VCO信號，1.5分頻電路315由VCO信號的交替上升和 下降沿觸發(例如，如圖3B中所描繪的）。然而，若VCO信號的占空比不是50%，那么用VCO信 號的交替上升和下降沿觸發1.5分頻電路315可能不合期望地在等于0.5*fRF、1.5*fRF、 2. SfRF等頻率處造成毛刺。
[0032] 如例如圖4A中所示，圖3A的實施例可W通過用n+0.5分頻電路來替代1.5分頻電路 315來一般化。具體而言，圖4A示出時鐘生成電路400包括VCO 410、n+0.5分頻電路415和化L 電路420。VCO 410禪合到n+0.5分頻電路415，該n+0.5分頻電路415禪合到DlX電路420。VCO 410(可W是任何合適的VCO或其他合適的電路)生成其頻率fveo等于本地振蕩器參考信號 L0_REF的頻率fLCLREF的n+0.5倍（即，fvco= (n+0.5)*fL〇_REF)的振蕩信號(VCO)。11+0.5分頻電 路415按等于n+0.5的因數分頻VCO信號W生成本地振蕩器參考信號L0_REF。化L電路420包 括響應于本地振蕩器參考信號L0_REF生成本地振蕩器信號相位L0(I)、L0(Q)、胃和 的延遲線和多個延遲抽頭(為了簡化，未在圖4A中示出）。四個本地振蕩器信號相位 LO (I )、LO (Q )、亡(吊Tj和氏^例如相對于彼此交錯，從而LO (I)信號相位被延遲LO周期的一 半W生成胃.信號相位，并且LO(Q)信號相位被延遲LO周期的一半W生成信號相位 (例如，如圖2B的時序圖250中所描繪的）。
[0033] 對于圖4A的示例性實施例，n的值是整數，該整數可W可編程的并作為控制信號 (CTRL)提供給n+0.5分頻電路415。因為VCO信號的頻率f VCO和本地振蕩器參考信號L0_REF的 頻率fLCLRE記間的非整數關系，時鐘生成電路400較不易受VCO拉頻的影響（例如，與圖2A的 時鐘生成電路20相比）。因為n的值是可編程的（并且可W例如通過修改提供給n+0.5分頻電 路15的控制信號的值來被動態地調節），時鐘生成電路400可W用相對小的VCO調諧范圍實 現相對大的RF頻率范圍（例如，與圖2A的時鐘生成電路200相比）。例如，圖4B示出了描繪與 從3400MHz到4200MHz的VCO調諧范圍相關聯的時鐘生成電路400的示例性RF頻率范圍的表 格450。如圖4B中所描繪的，時鐘生成電路400可W用21.1%的VCO調諧范圍覆蓋4001化至。 933MHz (~80 % )的RF頻率范圍。
[0034] 圖5示出了可W是上文所描述的化L電路220、320和/或420的一個實施例的化L電 路500。化L電路500包括相位和頻率檢測器(PFD) 502、電荷累504、環路濾波器506和壓控延 遲線510dP抑502在其輸入處接收參考信號(REF)和反饋信號(FB) dP抑502比較FB信號的 相位和R邸信號的相位W生成上(UP)和下化N)控制信號。電荷累504使用UP和DN控制信號來 生成與兩個信號FB和R邸之間的相位差成正比的電荷(Qc)。由電荷累504生成的電荷由濾波 器506濾波(例如，積分)并且作為控制電壓Vc提供給延遲線510的控制端子。
[0035] 對于一些實施例，圖5的化L電路可W針對本地振蕩器參考信號L0_REF的每個周期 執行一次參考(REF)信號和反饋(FB)信號的相位的比較。若本地振蕩器參考信號的頻率 f LCLREF相對較高(例如，大于某些指定闊值頻率），那么相位和頻率檢測器502和電荷累504 W 運種相對較高的頻率操作可能是不可能的。在運種情形中，相位和頻率檢測器502可被配置 成每M個本地振蕩器參考信號周期僅比較參考信號和反饋信號一次，其中M是整數，由此將 相位和頻率檢測器502和電荷累504的操作頻率降低了因數M。
[0036] 延遲線510包括接收本地振蕩器參考信號L0_REF的輸入端子、提供REF信號的第一 輸出端子和提供FB信號的第二輸出端子。此外，延遲線510包括第一組緩沖器電路511-512， 第二組緩沖器電路521-522和四個串聯連接的延遲元件531-534。第一緩沖器電路511-512 (禪合在延遲線510的輸入端子和第一輸出端子之間）形成基于本地振蕩器參考信號L0_REF 生成REF信號的第一信號路徑。對于一些實施例，第一緩沖器電路511-512可W緩沖LO參考 信號L0_REF(例如，增加其驅動強度）W生成REF信號。
[0037] 第二緩沖器電路521-522和延遲元件531-534(禪合在延遲線510的輸入端子和第 二輸出端子之間）形成了基于本地振蕩器參考信號L0_REF生成FB信號的第二信號路徑。緩 沖器電路521禪合在輸入端子和串聯連接的延遲元件531-534之間，并且緩沖器電路522禪 合在串聯連接的延遲元件531-534和第二輸出端子之間。緩沖器電路521可W在由延遲元件 531-534處理之前緩沖LO參考信號L0_REF(例如，增加其驅動強度），并且緩沖器電路522可 W緩沖FB信號(例如，增加其驅動強度）。對于一些實施例，緩沖器電路521可W匹配(或W其 他方式偏移)與緩沖器電路511相關聯的任何傳播延遲，并且緩沖器電路522可W匹配(或者 W其他方式偏移)與緩沖器電路512相關聯的任何傳播延遲。對于其他實施例，緩沖器電路 511-512和/或緩沖器電路521-522可W被省略。
[0038] 串聯連接的延遲元件531-534提供了四個對應的延遲抽頭T1-T4,在運四個抽頭處 可W生成本地振蕩器信號相位L0(I)、L0(Q)、胃和石巧巧的四個相位。如上文所提到的， 本地振蕩器信號相位L0(I)、L0(Q)、反巧)和丘訴可W被提供給圖1的發射機100的混頻器 123A和123B(或者類似地，接收機的下變頻混頻器）。更具體而言，延遲元件531-534可W響 應于Vg選擇性地延遲本地振蕩器參考信號L0_REFW分別生成本地振蕩器信號相位LO(I)、 LO(Q)、反貢U、I1L0(Q)。進一步地JB信號（如從延遲線510輸出）可W通過調節由延遲元件 531-534提供的延遲(例如，響應于控制電壓Vg)直到FB信號的周期等于本地振蕩器參考信 號fLCLREF的周期來與R邸信號同步(例如，延遲鎖相）。
[0039] 對于其他實施例，其他數目的延遲元件可W例如在延遲線510中提供，W提供其他 數目的相位延遲本地振蕩器信號。由此，雖然延遲線510在圖5中被示為包括4個延遲元件 531-534,但是延遲線510可包括更多數目或更少數目的延遲元件。類似地，其他數目的緩沖 電路511-512可W在第一信號線中提供，并且其他數目的緩沖電路521-522可W在第二信號 線中提供。
[0040] W下參照圖6的解說性流程圖600描述時鐘生成電路400的示例性操作。首先，VCO 410生成了頻率為fveo的振蕩信號(601)。隨后，（n+0.5)分頻電路415基于該振蕩信號生成具 有頻率fLCLREF的本地振蕩器參考信號L0_REF，其中該本地振蕩器參考信號頻率fLCLREF等于振 蕩信號的頻率fveo的l/(n+0.5)倍(其中n是大于或等于1的整數值，并且n+0.5是非整數值） (602)。對于一些實施例，指示n的值的控制信號(CTRL)可W被提供給(n+0.5)分頻電路415 (602A)。用運種方式，n的值，W及由此振蕩信號的頻率fVGO和本地振蕩器參考信號的頻率 fL〇_RE達間的關系可W被動態地修改。對于其他實施例，（n+0.5)分頻電路415可W由例如n 分頻電路替代，從而本地振蕩器參考信號頻率fLCLREF等于振蕩信號的頻率f VCO的1/n倍。
[0041] 接下來，化L電路420基于本地振蕩器參考信號L0_REF生成多個本地振蕩器信號相 位(例如，LOQ)、L0(Q)、LO(T)AlLO(Q))，其中該多個本地振蕩器信號相位具有彼此相同的 頻率，并且相對于彼此具有不同相位(603)。
[0042] 將領會，本文所描述的實施例可W被用來用不易受VCO拉頻影響的方式產生多個 本地振蕩器信號的相位。具體而言，四個本地振蕩器信號的相位的產生可W由發射機(和接 收機)使用來將I和Q信號上變頻(W及將RF信號下變頻）。
[0043] 注意，延遲線510的延遲元件531-534之間的失配，W及由電荷累504中的瑕疵和/ 或化L電路500的參考和反饋路徑之間的失配引入的靜態相位差可W使所生成的LO信號相 位的定時崎變。失配可W通過使用較大的延遲元件減少，運可能耗散更多功率且消耗更多 電路面積。然而，因為當前的收發機通常補償LO信號相位之間的失配(例如，通過在數字域 中操縱傳送的或接收的信號），所W單獨地補償延遲線510的延遲元件531-534之間的失配 可能是不必要的。
[0044] 也注意到，化L電路500中的噪聲可W引起信號路徑中的噪聲。D化噪聲可W電路面 積和功耗為代價被降低。然而，因為在每個LO循環，LO參考信號的新邊沿都被注入到延遲線 510的LO信號路徑中，所WLO信號相位之間產生的噪聲被頻繁地重置，并且由此不進行累 加。因此，使用化L電路生成LO信號(如上文針對本實施例所描述的）可W通過耗散非常低的 功率來滿足噪聲要求。
[0045] 圖7是解說根據一些實施例的通過后處理化L輸出相位進行的本地振蕩器信號相 位的示例性生成的時序圖700。更具體而言，時序圖700描繪了圖5的化L電路500的輸出可W 如何被用來生成具有任何給定占空比DC = k/N的LO信號相位，其中腳旨示化L電路500生成本 地振蕩器信號相位的數目，并且k是1和N-I之間的整數。具體而言，第n個占空比本地振蕩器 信號相位可W通過邏輯組合(例如，邏輯加)延遲線510的第n個延遲元件提供的本地振蕩器 信號相位化On)和延遲線510的第n + k個延遲元件提供的本地振蕩器信號相位的補 ()來生成。對于一些實施例，若(n+k)的值大于N的值，那么可W使用值(n+k)-N。
[0046] 圖8A示出了時鐘生成電路800,其根據本發明實施例可W用降低VCO拉頻的方式 (例如，與圖2A中的時鐘生成電路200相比)生成本地振蕩器信號相位LO(I)、LO(Q)、[巧(下)和 LO(Q)。時鐘生成電路SOO包括VCO 810、化L電路820和由多個或口（為了簡化起見，未在圖 8A中個別示出）形成的組合邏輯電路830dVC0 810禪合到化L電路820,該化L電路820禪合到 組合邏輯電路830dVC0 810(可W是任何合適的VCO或者其他合適的電路)生成其頻率fvco等 于RF頻率的一半（即，fvco = fRF/2)的振蕩信號。化L電路820(可W使用圖5的化L電路500的一 個或多個實施例形成)延遲振蕩信號W生成八個不同的化L輸出相位Oo到07,其各自在射 頻處具有等于所期望占空比的一半的占空比。由此，對于至少一些實施例而言，化L電路820 可包括八個延遲抽頭(為了簡化起見未示出）來提供八個化L輸出相位O 0到O 7。
[0047]組合邏輯電路830對八個化L輸出相位(60到(67的相應對執行邏輯或W生成本地振 蕩器信號相位LO(I)、LO(Q)、L5而和JLO(Q)。對于一些實施例，組合邏輯電路830包括對化L 輸出相位(60和(64執行邏輯或W生成第一本地振蕩器信號相位LO(I)的第一或口，組合邏輯 電路830包括對化L輸出相位Oi和O日執行邏輯或W生成第二本地振蕩器信號相位LO(Q)的 第二或口，組合邏輯電路830包括對化L輸出相位O 2和O 6執行邏輯或W生成第S本地振蕩 器信號相位氏內)的第S或口，W及組合邏輯電路830包括對化L輸出相位〇3和〇7執行邏輯 或W生成第四本地振蕩器信號相位瓦兩^的第四或口。對于一些實施例，振蕩信號的頻率 等于本地振蕩器信號相位L0(I)、L0(Q)、胃和1?!的頻率的一半。由此，對于此類實施 例，當生成本地振蕩器信號相位LO(I)、L0(Q)、IW)和時，使用組合邏輯電路830的 圖8的實施例可W有效地將振蕩信號的頻率f VCO翻倍。
[004引對于一些實施例而言，振蕩信號的頻率fvGo等于本地振蕩器信號相位的頻率的1/K 倍，組合邏輯電路830生成P數目個本地振蕩器信號相位，并且化L電路820包括N = P*K數目 個輸出W提供相應的N數目個D化輸出相位，其中K、N和P都是大于1的整數對于至少一個實 施例，K = 2、N=8 且 P = 4。
[00例圖8B示出了描繪由化L電路820生成的八個化L輸出相位Oo到07的時序圖850,其 中每個化L輸出相位O0到O7具有12.5%的占空比。四個本地振蕩器信號相位LO(I)、LO(Q)、 沉)和LO(QK在上文中描述)可W由組合邏輯電路830響應于八個化L輸出相位(60到(67 (每個都具有25%的占空比）生成。如上文所提及的，對于圖8A中的示例性實施例，振蕩信號 的頻率fveo等于RF頻率的一半。因為振蕩信號的頻率fveo是RF頻率的一半(例如，而非RF頻率 的整數倍），時鐘生成電路800較不易受VCO拉頻的影響(例如，與圖2A的時鐘生成電路200相 比）。
[0050] 注意，化L電路820中的瑕疵可W導致位于每個VCO周期內部的兩個RF周期之間的 失配，并且還可W導致等于0.5*fRF、1.5*f RF的頻率等處的毛刺。
[0051] 在說明書前述篇幅中，本發明各實施例已參照其具體示例性實施例進行了描述。 然而將明顯的是，可對其作出各種修改和改變而不會脫離如所附權利要求中所闡述的本公 開更寬泛的范圍。相應地，本說明書和附圖應被認為是解說性而非限定性的。例如，在圖6的 流程圖中描繪的方法步驟可W其他合適的次序執行和/或多個步驟可W合并到單個步驟 中。
【主權項】
1. 一種用以生成多個本地振蕩器信號相位的時鐘生成電路，所述時鐘生成電路包括： 用以生成具有一頻率的振蕩信號的電路； 分頻器，用以生成其頻率等于所述振蕩信號的所述頻率的1/U+0.5)倍的本地振蕩器 (L0)參考信號，其中η是大于或等于1的整數值，并且其中n+0.5是非整數值;以及 延遲鎖相環(DLL)電路，包括用以接收所述L0參考信號的輸入，并且包括用以提供所述 多個本地振蕩器信號相位的多個輸出，其中所述本地振蕩器信號相位具有相同的頻率，并 且相對于彼此相位延遲。2. 如權利要求1所述的時鐘生成電路，其特征在于，所述本地振蕩器信號相位的數目是 4、8、12或16中的一者。3. 如權利要求1所述的時鐘生成電路，其特征在于，所述分頻器包括用以接收指示η的 值的控制信號的控制端子。4. 如權利要求1所述的時鐘生成電路，其特征在于，所述DLL電路包括： 相位和頻率檢測器，其包括用于接收參考信號和反饋信號的輸入，所述相位和頻率檢 測器用以生成指示所述參考信號和所述反饋信號之間的相位差的控制信號； 耦合到所述相位和頻率檢測器的電荷栗，用以響應于所述控制信號生成控制電壓；以 及 延遲線，其包括用以接收所述L0參考信號的第一輸入和用以接收所述控制電壓的第二 輸入，所述延遲線用以生成所述參考信號、所述反饋信號和多個DLL輸出相位。5. 如權利要求4所述的時鐘生成電路，其特征在于，所述DLL輸出相位包括所述本地振 蕩器信號相位。6. 如權利要求4所述的時鐘生成電路，其特征在于，每個所述邏輯振蕩器信號相位通過 邏輯組合所述DLL輸出相位的相應對來生成，其中所述邏輯組合用以調節所述本地振蕩器 信號相位的占空比。7. 如權利要求4所述的時鐘生成電路，其特征在于，所述相位和頻率檢測器用以每Μ個 L0參考信號周期比較所述參考信號和所述反饋信號一次，其中Μ是大于或等于1的整數值。8. 如權利要求1所述的時鐘生成電路，其特征在于，所述本地振蕩器信號相位具有與所 述L0參考信號相同的頻率，并且其中相繼本地振蕩器信號相位被相位延遲達等于所述L0參 考信號的一個周期除以相繼本地振蕩器信號相位的數目的相位差。9. 一種向發射機或接收機提供本地振蕩器信號的方法，所述方法包括： 生成具有一頻率的振蕩信號； 基于所述振蕩信號生成本地振蕩器(L0)參考信號，其中所述L0參考信號具有的頻率等 于所述振蕩信號的頻率的1/(η+〇.5)倍，其中η是大于或等于1的整數值，并且其中n+0.5是 非整數值，以及 基于所述L0參考信號生成多個本地振蕩器信號相位，其中所述多個本地振蕩器信號相 位都具有相同的頻率，并且各自具有不同的相位。10. 如權利要求9所述的方法，其特征在于，所述L0參考信號由(n+0.5)分頻電路生成。11. 如權利要求10所述的方法，其特征在于，進一步包括： 生成指示η的值的控制信號；以及 向所述(n+0.5)分頻電路提供所述控制信號。12. 如權利要求9所述的方法，其特征在于，所述多個本地振蕩器信號相位由包括延遲 線的延遲鎖相環(DLL)電路生成。13. 如權利要求9所述的方法，其特征在于，所述振蕩信號由壓控振蕩器(VCO)生成。14. 如權利要求9所述的方法，其特征在于，所述本地振蕩器信號相位的數目是4、8、12 或16中的一者。15. 如權利要求12所述的方法，其特征在于，進一步包括： 通過邏輯組合所述延遲線的兩個不同輸出來調節所述本地振蕩器信號相位的所選擇 的一者的占空比。16. -種用于向發射機或接收機提供本地振蕩器信號的系統，所述系統包括： 用于生成具有一頻率的振蕩信號的裝置； 用于基于所述振蕩信號生成本地振蕩器(L0)參考信號的裝置，其中所述L0參考信號具 有的頻率等于所述振蕩信號的頻率的l/(n+〇.5)倍，其中η是大于或等于1的整數值，并且其 中η+0.5是非整數值，以及 用于基于所述L0參考信號生成多個本地振蕩器信號相位的裝置，其中所述多個本地振 蕩器信號相位都具有相同的頻率且具有不同相位。17. 如權利要求16所述的系統，其特征在于，所述L0參考信號由(η+0.5)分頻電路生成。18. 如權利要求17所述的系統，其特征在于，進一步包括： 用于生成指示η的值的控制信號的裝置；以及 用于向所述(η+0.5)分頻電路提供所述控制信號的裝置。19. 如權利要求16所述的系統，其特征在于，所述多個本地振蕩器信號相位由包括延遲 線的延遲鎖相環(DLL)電路生成。20. 如權利要求16所述的系統，其特征在于，所述振蕩信號由壓控振蕩器(VCO)生成。21. 如權利要求16所述的系統，其特征在于，所述本地振蕩器信號相位的數目是4、8、12 或16中的一者。22. 如權利要求19所述的系統，其特征在于，進一步包括： 用于通過邏輯組合所述延遲線的兩個不同輸出來調節所述本地振蕩器信號相位的所 選擇的一者的占空比的裝置。23. -種時鐘生成電路，用以生成各自具有相同的本地振蕩器頻率的P個本地振蕩器信 號相位，其中P是大于1的整數，所述時鐘生成電路包括： 用以生成其頻率等于所述本地振蕩器頻率的1/K倍的振蕩信號的電路，其中K是整數； 延遲鎖相環(DLL)電路，包括用以接收振蕩信號的輸入，并且包括用以提供相應N個DLL 輸出相位的N=P*K個輸出，其中所述DLL輸出相位具有相同的頻率，并且相對于彼此相位延 遲；以及 組合邏輯電路，包括用以接收DLL輸出相位的多個輸入，以及包括用以提供所述P個本 地振蕩器信號相位的多個輸出24. 如權利要求23所述的時鐘生成電路，其特征在于，所述DLL輸出相位具有與所述振 蕩信號相同的頻率，并且其中相繼DLL輸出相位被相位延遲達等于所述振蕩信號的一個周 期除以所述數目N的相位差。25. 如權利要求23所述的時鐘生成電路，其特征在于，P = 4、N=8且K = 2。26. 如權利要求23所述的時鐘生成電路，其特征在于，所述本地振蕩器信號相位的占空 比由所述組合邏輯電路調節。27. 如權利要求24所述的時鐘生成電路，其特征在于，所述DLL電路包括： 相位和頻率檢測器，包括用以接收參考信號和反饋信號的輸入，所述相位和頻率檢測 器用以生成指示所述參考信號和所述反饋信號之間的相位差的控制信號，其中所述相位和 頻率檢測器用以每Μ個參考信號周期比較所述參考信號和所述反饋信號一次，其中Μ是大于 或等于1的整數。28. 如權利要求27所述的時鐘生成電路，其特征在于，所述DLL電路包括延遲線，所述延 遲線包括： 用以響應于所述振蕩信號和控制電壓生成所述參考信號的第一信號路徑；以及 用以響應于所述振蕩信號和所述控制電壓生成所述反饋信號的第二信號路徑，所述第 二信號路徑與所述第一信號路徑分開。29. 如權利要求28所述的時鐘生成電路，其特征在于，所述第二信號路徑進一步包括： 多個串聯連接的延遲元件，每個延遲元件具有用以生成所述多個DLL輸出相位的對應 一者的輸出端子，其中所述控制電壓用以調節由所述延遲元件中的每一者提供的延遲。
【文檔編號】H04B1/04GK105830348SQ201480069318
【公開日】2016年8月3日
【申請日】2014年12月12日
【發明人】E·特洛弗茨
【申請人】高通股份有限公司