一種電壓檢測延時屏蔽電路的制作方法
【技術領域】
[0001 ]本發明涉及一種電壓檢測延時屏蔽電路。
【背景技術】
[0002]目前,市場現有一類帶延時電路的電壓檢測電路的工作時序如下:
[0003]如圖1所示,描述如下:
[0004]①當VIN端輸入電壓高于釋放電壓Release Voltage(VDR),這個電壓將逐步降低。當VIN端輸入電壓高于檢測電壓Detect Voltage(VDF),輸出電壓與輸入電壓相等。
[0005]②當VIN下降至低于VDF,VOUT應該等于地電位。
[0006]③當VIN低于最低工作電壓(VMIN),輸出VOUT是不穩定的。
[0007]④VIN從地電位升起(不同于從高于最低工作電壓的電位升起),V0UT等于地電位。
[0008]⑤VIN高于釋放電壓后,VOUT將保持地電位直至內置延時結束。
[0009]⑥延時結束后,VOUT將等于VIN。
[0010]注:(I)VDR與VDF的區別在于VDF存在VDR加遲滯電壓。
[0011](2)內置延時(tDLY)表示VIN恢復至超過VDF后,至輸出VOUT變為VIN的這段時間。
[0012]這類電壓檢測的檢測點電壓對應圖1中的VDF值,在中測過程中測試VDF值需要給出一個高于VDF的電壓值然后再慢慢放電形成下降沿,下降沿導致輸出翻轉的時候對應的VIN的值即為VDF,但是在開始VIN的信號高于VDF的時候就出現圖1中的第5段波形,這個延時一般來說在50ms-200mS之間不等,這樣就會大大加大中測的時間成本。
【發明內容】
[0013]本發明目的是針對現有技術存在的缺陷提供一種電壓檢測延時屏蔽電路。
[0014]本發明為實現上述目的,采用如下技術方案:一種電壓檢測延時屏蔽電路,包括第一匪OS管、第二 NMOS管、第三匪OS管、第四PMOS管和第五PMOS管;其中,所述第一匪OS管、第二 NMOS管和第三NMOS管構成為整個電路提供偏置電流的電流鏡;所述第四PMOS管的源極與輸入電壓信號VIN連接,所述第五PMOS管的源極與輸入電壓信號TEST PIN連接;所述第四PMOS管的漏極與所述第二 NMOS管的漏極連接;所述第五PMOS管的漏極與所述第三NMOS管的漏極連接;所述第五PMOS管的柵極分別與所述第四PMOS管的柵極和漏極連接。
[0015]進一步的,所述第一匪OS管、第二NMOS管以及第三NMOS管的導電溝道的寬與長的比相等。
[0016]進一步的,所述第四PMOS管的導電溝道的寬與長的比大于第五PMOS管的導電溝道的寬與長的比。
[0017]本發明的有益效果:本發明電路輸出的信號可以作為延時電路的使能信號;當輸出信號為高時,屏蔽內部延時;輸出為低電平時,內部延時電路正常工作。這樣既可以保證芯片的正常功能,又可以大大降低測試的時間成本。
【附圖說明】
[0018]圖1為傳統帶延時的電壓檢測電路輸入和輸出電壓時序圖。
[0019]圖2為本發明的延時屏蔽電路示意圖。
[0020]圖3為本發明在電壓檢測系統中的應用示意圖。
【具體實施方式】
[0021]本發明針對現有電壓檢測芯片在測試時的測試時間成本過高的問題,提供一種電路可以在測試時屏蔽電壓檢測的上電延時,同時實際使用時又能保證不影響上電延時的正常工作。
[0022]本發明公開了一種電壓檢測延時屏蔽電路,包括第一 NMOS管101、第二 NMOS管102、第三NMOS管103、第四PMOS管104和第五PMOS管105;其中,所述第一NMOS管101、第二NMOS管102和第三NMOS管103構成為整個電路提供偏置電流的電流鏡。
[0023]本發明的電路中,所述第四PMOS管104的源極與輸入電壓信號VIN連接,所述第五PMOS管105的源極與輸入電壓信號TEST PIN連接;所述第四PMOS管104的漏極與所述第二NMOS管102的漏極連接;所述第五PMOS管105的漏極與所述第三NMOS管103的漏極連接;所述第五PMOS管105的柵極分別與所述第四PMOS管104的柵極和漏極連接。
[0024]其中,第一匪OS管101、第二 NMOS管102、第三匪OS管103組成電流鏡為整個電路提供偏置,因此,可將第一NMOS管11、第二匪OS管102以及第三匪OS管103的導電溝道的寬與長的比相等。
[0025]另外,第四PMOS管104和第五PMOS管105作為電路的輸入級。因此,所述第四PMOS管
(104)的導電溝道的寬與長的比大于第五PMOS管(105)的導電溝道的寬與長的比。
[0026]圖2中可知,本發明的兩個輸入電壓信號為VIN和TEST PIN。其中,TEST PIN為內置PAD芯片,該PAD芯片在測試的時候可以外加電壓信號。當測試芯片的VDF時,該TEST PIN外加一個測試電壓VTEST,設置VTEST>VIN,在VTEST大于VIN—定的電壓值的時候,OUT輸出接近VTEST,同時用該信號去控制內部的延時電路,使得內部延時電路不工作從而達到屏蔽測試延時的目的,正常使用時可以設置VTEST = VIN,該種狀態下OUT接近地電壓,從而使內部的延時電路正常工作滿足電壓檢測電路的正常要求。
[0027]圖3所示,本發明在電壓檢測系統中的應用示意圖。該系統主要由反饋電阻、基準、比較器、延時屏蔽電路、延時電路和輸出級構成,輸入電壓VIN經過電阻分壓反饋后和內部基準比較,當反饋電壓高于基準電壓后比較器的輸出經過一個延時后輸出VOUT信號為高電平(VIN);反之反饋電壓低于基準電壓時,該狀態下延時電路不工作,此時輸出信號VOUT為低電平(地電位);該系統主要關注為VIN下降沿的轉折電壓,該電壓即為VDF;本發明為系統框圖中的延時屏蔽電路。該電路的優點是設計簡單,只需要后期成品封裝用封裝線把TESTPIN和VIN可連接在一起,這樣既可以保證芯片的正常功能,又可以大大降低測試的時間成本。
[0028]以上所述僅為本發明的較佳實施例,并不用以限制本發明,凡在本發明的精神和原則之內,所作的任何修改、等同替換、改進等,均應包含在本發明的保護范圍之內。
【主權項】
1.一種電壓檢測延時屏蔽電路,其特征在于,包括第一麗OS管(101)、第二NMOS管(102),第三匪OS管(103)、第四PMOS管(104)和第五PMOS管(105);其中,所述第一匪OS管(101)、第二 NMOS管(102)和第三NMOS管(103)構成為整個電路提供偏置電流的電流鏡;所述第四PMOS管(104)的源極與輸入電壓信號VIN連接,所述第五PMOS管(105)的源極與輸入電壓信號TEST PIN連接;所述第四PMOS管(104)的漏極與所述第二NMOS管(102)的漏極連接;所述第五PMOS管(105)的漏極與所述第三WOS管(103)的漏極連接;所述第五PMOS管(105)的柵極分別與所述第四PMOS管(104)的柵極和漏極連接。2.如權利要求1所述的一種電壓檢測延時屏蔽電路,其特征在于,所述第一NMOS管(101)、第二 NMOS管(102)以及第三NMOS管(103)的導電溝道的寬與長的比相等。3.如權利要求1所述的一種電壓檢測延時屏蔽電路,其特征在于,所述第四PMOS管(104)的導電溝道的寬與長的比大于第五PMOS管(105)的導電溝道的寬與長的比。
【專利摘要】本發明公開了一種電壓檢測延時屏蔽電路,包括第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五PMOS管;所述第一NMOS管、第二NMOS管和第三NMOS管構成為整個電路提供偏置電流的電流鏡;所述第四PMOS管的源極與輸入電壓信號VIN連接,所述第五PMOS管的源極與輸入電壓信號TEST?PIN連接;所述第四PMOS管的漏極與所述第二NMOS管的漏極連接;所述第五PMOS管的漏極與所述第三NMOS管的漏極連接;所述第五PMOS管的柵極分別與所述第四PMOS管的柵極和漏極連接。本發明電路輸出信號時,當輸出信號為高時,屏蔽內部延時;輸出為低電平時,內部延時電路正常工作。
【IPC分類】H03K19/0185, H03K17/28
【公開號】CN105610419
【申請號】CN201510883136
【發明人】周堯, 劉桂芝, 黃年亞, 王冬峰
【申請人】無錫矽林威電子有限公司
【公開日】2016年5月25日
【申請日】2016年4月13日