基于Xilinx FPGA集成ADC信息共享電路的制作方法
【技術領域】：
[0001 ]本發明屬于計算機硬件設計領域，設及FPGA邏輯電路設計。
【背景技術】：
[0002] 在當前的嵌入式計算機模塊設計中，隨著模塊集成度的提高，大規模FPGA因為其 具備可編程，性能高，且利于集成等優勢，得到廣泛使用，且該類器件中集成了豐富的硬件 資源，包括ADC、處理器內核等，為邏輯設計提供了較多易用的接口。但是，此類資源一般數 量只有一個或幾個，且數量并沒有隨著器件規模的增大而增多，因此在某些高集成度的模 塊設計中，此類資源往往需要共享使用。所W，設計數據共享電路可W有效的提高設計質 量，并為軟件等設計提供一個良好易用的接口。
[0003] 傳統的做法是直接通過一個共享接口，由各個主機周期讀取信息并進行判斷，運 類方案雖然可W更為容易地實現ADC信息共享，但是由于ADC接口中斷無法區分，不能使用 超限告警功能，因而造成主機頻繁讀取，從而加大了軟件的處理開銷，不利于提高系統的處 理效率。
【發明內容】
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[0004] 本發明提出一種基于Xilinx FPGA集成ADC信息共享電路，實現基于Xilinx公司的 FPGA的ADC數據共享，并使得ADC告警配置和中斷上報相互獨立，W簡化主機軟件設計，提高 軟件通用性。
[0005] 本發明的技術解決方案是：
[0006] 基于XiIinx FPGA集成ADC信息共享電路，包括：
[0007] ADC數據采集接口，用于周期讀取各類ADC信息，并將結果分類存儲在ADC數據寄存 器組中；
[000引 ADC數據寄存器組，用于存儲ADC數據采集接口采集的ADC數據內容，支持主機自行 讀取；
[0009] 若干告警口限及控制寄存器組，用于接收并存儲主機配置的告警口限、中斷使能 狀態W及中斷狀態信息，為告警判斷和中斷上報提供依據；W及
[0010] 若干告警判斷及中斷上報邏輯，用于讀取ADC數據寄存器組中的數據和相應告警 口限及控制寄存器組存儲的配置信息，進行數據分析判斷，并根據分析判斷的結果，設置所 述中斷狀態信息，并根據所述中斷使能狀態選擇是否上報告警中斷。
[0011] 上述若干告警判斷及中斷上報邏輯和告警口限及控制寄存器組，分別對應不同的 主機接口，各個主機接口獨立配置各自的告警口限及控制寄存器組內容。
[0012]采用上述基于XiIinx FPGA集成ADC信息共享電路實現ADC信息共享的方法，包括 W下環節：
[0013] 1)主機通過接口配置各類信息的告警口限，并初始化中斷上報方式；
[0014] 2)ADC數據采集接口周期讀取各類ADC信息，并將結果分類存儲在ADC數據寄存器 組中；
[0015] 3)通過周期讀取ADC數據寄存器中的信息，與主機配置的告警口限進行比對，超出 告警口限時，根據主機配置的中斷使能狀態選擇是否上報中斷到主機；
[0016] 4)主機在需要直接獲取ADC信息時直接讀取ADC數據寄存器中的內容，W此判斷是 否存在虛報和漏報。
[0017]本發明具有的優點是：
[001引通用性好:多個功能部件均使用同一種接口和功能共享ADC數據信息，降低了主機 軟件和硬件的相關性，提高軟件的通用性；
[0019] 簡單易用：在傳統方式的基礎上只需要增加很少的邏輯部件即可實現ADC的多映 射和獨立控制與配置，使用上無需關屯、ADC配置是否沖突的問題；
[0020] 高效:既能夠支持主機周期查詢方式，也可W支持中斷告警工作模式，能夠有效降 低主機軟件開銷，且使用方式更為靈活。
【附圖說明】：
[0021] 圖1描述了基于Xilinx FPGA集成ADC信息共享電路的結構。
【具體實施方式】：
[0022] 本發明描述了在Xilinx公司生產的集成ADC功能的FPGA器件中如何將ADC接口信 息實現共享，將信息映射到多核邏輯功能單元，并可實現每個邏輯功能單元獨立的告警設 置、判斷和中斷上報控制功能。
[0023] 如圖1所示，在FPGA的ADC接口之前增加一個周期讀取ADC數據采集接口，根據預設 的周期循環讀取ADC數據信息，并分類存儲在ADC數據寄存器組中，并根據FPGA內部邏輯單 元需要使用ADC數據的數量，設計相應數量的告警判斷及中斷上報邏輯W及告警口限及控 制寄存器組，分別對應不同的主機接口，系統在使用時，各個主機接口獨立配置各自的告警 口限及控制寄存器組內容，之后由告警判斷及中斷上報邏輯周期讀取ADC數據寄存器組中 的信息，并和主機設置的告警口限進行比較，在超出口限值時，根據主機配置的中斷模式選 擇上報中斷，從而將一個ADC的數據W及告警功能映射成多個，在實現信息共享的同時，使 得各個主機的控制和使用相互獨立，提高主機軟件的通用性。
[0024] 1.邏輯電路單元：
[00巧] > 若干告警口限及控制寄存器組①(圖示中為兩個），用于實現接收并存儲主機的 告警配置、中斷控制W及終端狀態信息，同時為告警判斷和中斷上報提供依據；
[00%] >若干告警判斷及中斷上報邏輯②（圖示中為兩個），用于周期比對分析ADC數據 寄存器和①中的告警闊值信息；
[0027] > 一個ADC數據寄存器組③，用于存儲ADC數據采集接口④讀取的ADC分類信息數 據，為告警判斷提供依據，并可支持主機自行讀取判斷
[0028] > 一個ADC數據采集接口④，實現ADC數據的周期讀取。
[0029] 2.處理流程：
[0030] a.上電或復位后，①中的相關信息默認為0值，②讀取到使能信息時，因為為0,則 不工作處于等待狀態，③的描述信息無效，表示緩沖未配置，④根據預設周期讀取ADC的數 據并分類存儲到③中。
[0031] b.主機軟件執行配置操作，包括配置告警口限信息、中斷使能控制W及告警使能 控制字段，通過該方式使能②開始工作；
[0032] C.②周期讀取③中的數據W及①中的告警口限值，并分別進行比對；
[0033] d.②檢測③中的信息超過口限值時，則設置①中相應的告警指示標示字段(或稱 中斷狀態字段)為"r;
[0034] e.如果②根據①的中斷使能字段判斷出需要發出中斷到主機，則將中斷信號置為 有效，主機相應中斷并進行處理；
[0035] f.如果②判斷不需要發出中斷到主機，則繼續保持中斷信號為無效態，并開始下 一周期的比對判斷。
[0036] 本發明可W分別設置告警口限和控制中斷上報，從而減少主機軟件周期讀取的開 銷，能夠更好的實現數據信息共享，有利于軟件的版本控制，提高軟件設計的通用性;實現 方式簡單，可W花費較少的邏輯資源，提供ADC信息的多端口共享功能；能夠滿足單片FPGA 中集成多個獨立功能部件，并連接不同主機時的使用要求，使得主機軟件具備良好的通用 性。
【主權項】
1. 基于Xi 1 inx FPGA集成ADC信息共享電路，其特征在于，包括： ADC數據采集接口，用于周期讀取各類ADC信息，并將結果分類存儲在ADC數據寄存器組 中； ADC數據寄存器組，用于存儲ADC數據采集接口采集的ADC數據內容，支持主機自行讀 取； 若干告警門限及控制寄存器組，用于接收并存儲主機配置的告警門限、中斷使能狀態 以及中斷狀態信息，為告警判斷和中斷上報提供依據；以及 若干告警判斷及中斷上報邏輯，用于讀取ADC數據寄存器組中的數據和相應告警門限 及控制寄存器組存儲的配置信息，進行數據分析判斷，并根據分析判斷的結果，設置所述中 斷狀態信息，并根據所述中斷使能狀態選擇是否上報告警中斷。2. 根據權利要求1所述的基于Xilinx FPGA集成ADC信息共享電路，其特征在于:若干告 警判斷及中斷上報邏輯和告警門限及控制寄存器組，分別對應不同的主機接口，各個主機 接口獨立配置各自的告警門限及控制寄存器組內容。3. 采用權利要求1所述基于Xilinx FPGA集成ADC信息共享電路實現ADC信息共享的方 法，其特征在于，包括以下環節： 1) 主機通過接口配置各類信息的告警門限，并初始化中斷上報方式； 2. ADC數據采集接口周期讀取各類ADC信息，并將結果分類存儲在ADC數據寄存器組中； 3) 通過周期讀取ADC數據寄存器中的信息，與主機配置的告警門限進行比對，超出告警 門限時，根據主機配置的中斷使能狀態選擇是否上報中斷到主機； 4) 主機在需要直接獲取ADC信息時直接讀取ADC數據寄存器中的內容，以此判斷是否存 在虛報和漏報。
【專利摘要】本發明提供一種基于Xilinx？FPGA集成ADC信息共享電路。在FPGA的ADC接口之前增加一個ADC數據采集接口，根據預設的周期循環讀取ADC數據信息，并分類存儲在ADC數據寄存器組中，設置若干告警判斷及中斷上報邏輯以及告警門限及控制寄存器組，分別對應不同的主機接口；各個主機接口獨立配置各自的告警門限及控制寄存器組內容，由告警判斷及中斷上報邏輯周期讀取ADC數據寄存器組中的信息，并與主機設置的告警門限進行比較，在超出門限值時，根據主機配置的中斷模式選擇上報中斷，從而將一個ADC的數據以及告警功能映射成多個，在實現信息共享的同時，使得各個主機的控制和使用相互獨立，提高主機軟件的通用性。
【IPC分類】G06F11/30, H03M1/12
【公開號】CN105577191
【申請號】CN201510924434
【發明人】張利洲, 蒲愷, 李鍵
【申請人】中國航空工業集團公司西安航空計算技術研究所
【公開日】2016年5月11日
【申請日】2015年12月11日