系統時鐘調整電路的制作方法
【技術領域】
[0001]本發明涉及系統時鐘調整電路，尤其涉及一種簡化的系統時鐘調整電路。
【背景技術】
[0002]系統時鐘調整在廣播通信中有著廣泛的用途。由于時鐘偏移的存在，本地時鐘和廣播時鐘會有差別，當這種差別積累到一定程度，應用系統必須做出相應調整，否則廣播數據的輸入沖將溢出，而解碼輸出將出現時間錯誤。為了解決本地和廣播時鐘的差別，通常會由系統先計算出差別大小，然后根據差別的數值經過DA數模轉換電路給出一個電壓值，由這個電壓來控制外部壓控晶體振蕩器(VCX0)，大大增加了系統的復雜度和成本。目前基本上不采用這種方案。
[0003]除此之外，還有一些系統采用內部的震蕩器，給系統PLL提供一個可調整的輸入時鐘。這種方案要比前者面積小，系統也省掉了 VCX0。但是這種方案采用的是模擬電路設計，不僅要單獨設計，而且芯片布局、布線也要有特殊考慮。從而增加了系統設計的復雜度和設計的風險。
【發明內容】
[0004]本發明的目的是提供一種簡化的時鐘調整電路，其采用純數字電路設計，不僅避免系統外部附加器件，而且可以避免內部模擬電路的繁瑣設計。
[0005]本發明的時鐘調整電路包括配置電路、計數電路和控制電路。配置電路用于根據接收的指令配置計數電路所需要的參數；計數電路，用于根據配置電路配置的參數選擇計數值，計數滿后發出控制信號給控制電路；控制電路，用于在接受到計數電路的控制信號后抑制時鐘脈沖，并提供調整后的時鐘。
[0006]時鐘調整電路中的配置電路，其接收到的指令包括時鐘相差數值，這種時鐘相差數值根據大小和正負分為32個等級，并將等級作為所述參數，并且時鐘相差數值決定控制電路抑制脈沖的頻率。
[0007]時鐘調整電路還包括系統處理器、分頻電路和時鐘調整電路。系統處理器用于向配置電路發送指令；分頻電路用于對控制電路抑制的時鐘脈沖進行分頻輸出，其作用為提供計數電路的輸入時鐘，系統時鐘為27MHz，計數電路的輸入時鐘為遠超過27MHz的一個頻率，經過分頻后要稍微大于27MHz ;控制電路由一個與門構成。
[0008]本發明的優點在于是純數字電路設計，可以取代現有系統中外部昂貴的VCX0，同時不需要芯片內部重新設計模擬電路來調整輸入時鐘，從設計復雜度和芯片面積兩方面考慮都有更好的效果。
【附圖說明】
[0009]圖1為根據本發明一實施例的時鐘調整電路的結構示意圖。
[0010]圖2為根據本發明另一實施例的時鐘調整電路的結構示意圖。
[0011]圖3為根據本發明一實施例中時鐘調整電路的控制電路的工作波形圖。
【具體實施方式】
[0012]本發明的設計方案是純數字電路，易與系統其他部分融合，從而大大降低了系統的設計復雜度。下面以機頂盒系統為例進行說明。
[0013]機頂盒方案中多采用外部VCX0或者內部調整鎖相環抖動(PLL jitter)的方法來加快、放慢系統時鐘，從而達到調節本地時鐘，使其和廣播時鐘匹配的目的。
[0014]如圖1所示，本發明的時鐘調整電路主要由三部分電路組成:配置電路11、計數電路12和控制電路13。系統通過檢測本地時鐘，并和廣播碼流里面自帶的時鐘進行比較，得到時鐘相差數值。配置電路11根據時鐘相差數值的大小設置時鐘調整電路的調整力度。調整力度通過配置計數電路12而體現出來。控制電路13則根據計數電路來抑制時鐘脈沖，通過抑制時鐘脈沖可以人為的放慢系統速度。這三部分電路構成了一個完整的時鐘調整電路。
[0015]圖2為根據本發明另一實施例的時鐘調整電路的結構示意圖。在圖2所示實施例中，系統時鐘調整電路進一步包括系統處理器14、鎖相環15和分頻電路16。
[0016]系統處理器14首先把本地時間和廣播發射時間進行比較，由于機頂盒系統規定系統的27MHz時鐘差值必須在+/_50ppm，這個是在設計鎖相環時要注意的主要參數。所以本地時間和廣播發射端時鐘間最大為50ppm，調整范圍則是lOOppm。考慮到時鐘誤差的累計效應，系統處理器14應該一直檢測本地時間STC和廣播發射端時間SCR的差別。本地時鐘STC由本地系統時鐘計數產生，廣播發射時鐘端SCR則嵌入在碼流里面。系統處理器14計算本地時間STC和廣播發射端時間SCR的差值(STC-SCR)，即時鐘相差數值。時鐘相差數值根據大小和正負分為32個等級。等級的大小根據正負分為0~15和16~32兩部分，每個部分等同于50ppm的范圍，等比例分為16個區域。然后系統處理器14按照(STC-SCR)的差值選擇對應的等級，向配置電路11發送指令，將等級作為參數通過配置電路11來控制計數電路12。
[0017]計數電路12的輸入時鐘是遠超過27MHz的一個頻率，由鎖相環15產生。這里要注意一點:為了保證系統同時具有加快和減慢本地時間的能力，計數電路12的輸入時鐘經過分頻后要稍微大于27MHz。根據等級參數，計數電路12選擇相對應的數值來計算。一旦計數滿，則發出一個控制信號給控制電路13。
[0018]控制電路13的作用簡單講就是屏蔽掉一個時鐘脈沖。控制電路由一個與門構成，相當簡單。唯一需要考慮的就是在后端時鐘電路布線時滿足控制信號和時鐘沒有毛刺(glitch)即可。與門的一個輸入端輸入本地時鐘，另一個輸入端則輸入計數電路的控制信號，與門的輸出端給出系統的時鐘源。參考圖3，計數電路12的輸入時鐘出鎖相環15提供，控制電路13的輸出波形顯示出，控制電路13輸出的時鐘(output clock)相應地被抑制了一個時鐘脈沖。
[0019]總而言之，系統根據本地時間和廣播時間的時鐘差值，決定了控制電路13抑制掉脈沖的頻率。如果本地時間落后于廣播時間，這意味著本地時鐘需要加快，需要相應采用較大的計數值，這樣計數電路的輸出頻率就小，從而抑制掉PLL輸出的脈沖少，系統時鐘頻率就增加，從而使得本地時間逐步加快，并趕上廣播時間。并且，本地時間相對廣播時間的落后差值(STC-SCR)越大，則需要采用越大的計數值。反之，如果本地時間超前，則需減慢本地時鐘。采用比較小的計數值能提高屏蔽PLL輸出時鐘脈沖的個數，這就導致系統時鐘頻率降低，達到延緩本地時鐘的目的，使其逐漸和廣播時鐘相匹配。
[0020]控制電路13輸出的信號是系統需要的時鐘源，再經過分頻電路16進行分頻后可以得到所需要的27MHz的系統時鐘，即調整后的音視頻(AV)時鐘。在此，利用分頻電路16，直接把所需要的27MHz的機頂盒系統時鐘從控制電路13輸出的時鐘源分頻得到，以省掉一個鎖相環，也因而節省了芯片面積。
[0021]本發明的優點在于是純數字電路設計，不僅排除系統外部附加系統，而且可以避免內部模擬電路的繁瑣設計。目前芯片工藝不斷發展，芯片為了降低成本需要不斷跟進先進的生產工藝，模擬電路不可避免必須重復設計，從而增加系統設計復雜度和流片風險。純數字電路可以完全避免這方面的問題，而且這部分的電路面積也很小，進一步減少了系統成本。
【主權項】
1.一種時鐘調整電路，其特征在于，包括: 配置電路，用于根據接收到的指令來配置參數； 計數電路，用于根據所述參數選擇計數值，計數滿后發出控制信號； 及控制電路，用于在接收到所述控制信號后抑制時鐘脈沖，提供調整后的系統時鐘。2.根據權利要求1所述的時鐘調整電路，其特征在于，配置電路接收到的指令包括時鐘相差數值。3.根據權利要求2所述的時鐘調整電路，其特征在于，所述時鐘相差數值根據大小和正負分為32個等級，并將等級作為所述參數。4.根據權利要求2所述的時鐘調整電路，其特征在于，時鐘相差數值決定控制電路抑制脈沖的頻率。5.根據權利要求1或2所述的時鐘調整電路，其特征在于，還包括系統處理器，用于向配置電路發送指令。6.根據權利要求1所述的時鐘調整電路，其特征在于，還包括分頻電路，用于對控制電路抑制的時鐘脈沖進行分頻輸出。7.根據權利要求6所述的時鐘調整電路，其特征在于，用于提供計數電路的輸入時鐘。8.根據權利要求7所示的時鐘調整電路，其特征在于，系統時鐘為27MHz，計數電路的輸入時鐘為遠超過27MHz的一個頻率，經過分頻后要稍微大于27MHz。9.根據權利要求1所述的時鐘調整電路，其特征在于，控制電路由一個與門構成。
【專利摘要】本發明公布了一種系統時鐘調整電路，不僅避免系統外部附加器件，而且可以避免內部模擬電路的繁瑣設計。它由三部分電路組成：配置電路、計數電路和控制輸出電路。系統通過檢測本地時鐘，并和廣播碼流里面自帶時鐘進行比較。根據相差數值的大小，通過配置電路設置時鐘調整電路的調整力度和方向，調整力度通過計數電路體現出來。控制輸出則根據計數電路來抑制時鐘脈沖，通過抑制時鐘脈沖可以人為的放慢系統速度。這三部分電路構成了一個完整的時鐘調整電路。本發明為純數字電路設計，從設計復雜度和芯片面積兩方面考慮都有更好的效果。
【IPC分類】H03L7/099
【公開號】CN105281759
【申請號】CN201510689329
【發明人】張鐳, 李春峰
【申請人】西安中科晶像光電科技有限公司
【公開日】2016年1月27日
【申請日】2015年10月23日