一種新型邏輯電路的制作方法
【技術領域】
[0001]本發明涉及VLSI領域，具體涉及一種低功耗、低噪聲的新型邏輯電路。
【背景技術】
[0002]在電路設計過程中，噪聲作為電路設計中不可避免的影響因素，對電路的計算準確性有著非常重要的影響，電路很容易因為噪聲而產生運算錯誤。因此，以往的很多設計者在抗噪聲領域作出了深入的研究，不遺余力的減弱噪聲對電路的影響。通常設計中考慮的僅僅是輸入信號噪聲，但是電源跟地上面的噪聲也同樣不可忽視，尤其在數字電路中，電路傳遞的信號均來自于電源或者地。當把輸入信號的噪聲跟電源地噪聲同時進行考量時，設計就變得更加復雜，不僅僅是輸入信號噪聲或者電源地噪聲對電路的影響，還有有輸入信號噪聲跟電源地信號噪聲的串擾等問題。
【發明內容】
[0003]為解決上述技術問題，本發明提供了一種新型邏輯電路，其包括邏輯門電路、電源隔離電路、地隔離電路、輸入緩沖電路、施密特觸發器；
[0004]所述電源隔離電路設于所述邏輯門電路與電源之間，用于將電源的噪聲與所述邏輯門電路隔離；所述地隔離電路設于所述邏輯門電路與地之間，用于將地的噪聲與所述邏輯門電路隔咼;
[0005]所述輸入緩沖電路與所述邏輯門電路輸入端連接，所述施密特觸發器的輸入端連接所述邏輯門電路的輸出端；輸入信號通過所述輸入緩沖電路的信號輸入端輸入，經所述輸入緩沖電路過濾成噪聲較小的信號并輸出至所述邏輯門電路，所述邏輯門電路輸出一個非全擺幅的邏輯信號至所述施密特觸發器，最后經過所述施密特觸發器被重新推成全擺幅的邏輯信號并輸出。
[0006]較佳地，所述輸入緩沖電路數量至少為I個。
[0007]較佳地，所述電源隔離電路包括一第一 PMOS管，其源極連接電源，其漏極、柵極同時連接所述邏輯門電路的上拉電路。
[0008]較佳地，所述地隔離電路包括一第一 NMOS管，其漏極、柵極同時連接所述邏輯門電路的下拉電路，其源極接地。
[0009]較佳地，所述輸入緩沖電路包括一第二 PMOS管與第二 NMOS管，所述第二 PMOS管源極、第二 PMOS管柵極、第二 NMOS管漏極、第二 NMOS管柵極相連并作為所述輸入緩沖電路的輸入端，所述第二 PMOS管漏極與第二 NMOS管源極連接作為所述輸入緩沖電路的輸出端。
[0010]較佳地，所述邏輯門電路包括緩沖器、與門、或門中的一個
[0011]本發明具有以下有益效果:
[0012]本發明提供的電源隔離電路、地隔離電路隔離了普通邏輯門電路在運算過程中電源信號、地信號上面的噪聲跟輸入噪聲的直接耦合，并且信號經過施密特觸發器的再次處理，噪聲被進一步過濾，輸出也被拉回了電源地之間實現了全擺幅，最終的輸出信號信噪比相比普通邏輯門電路有顯著提升。
[0013]當然，實施本發明的任一產品并不一定需要同時達到以上所述的所有優點。
【附圖說明】
[0014]為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0015]圖1為本發明實施例提供的新型邏輯電路結構示意圖；
[0016]圖2為本發明實施例提供的邏輯門電路為緩沖器時邏輯電路結構示意圖；
[0017]圖3為本發明實施例提供的邏輯門電路為與門時邏輯電路結構示意圖；
[0018]圖4為本發明實施例提供的邏輯門電路為或門時邏輯電路結構示意圖。
【具體實施方式】
[0019]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其它實施例，都屬于本發明保護的范圍。
[0020]本發明實施例提供了一種新型邏輯電路，如圖1所述，其包括邏輯門電路、電源隔離電路、地隔離電路、輸入緩沖電路、施密特觸發器；
[0021]所述電源隔離電路設于所述邏輯門電路與電源之間，用于將電源的噪聲與所述邏輯門電路隔離；所述地隔離電路設于所述邏輯門電路與地之間，用于將地的噪聲與所述邏輯門電路隔咼;
[0022]所述輸入緩沖電路與所述邏輯門電路輸入端連接，所述施密特觸發器的輸入端連接所述邏輯門電路的輸出端；輸入信號通過所述輸入緩沖電路的信號輸入端輸入，經所述輸入緩沖電路過濾成噪聲較小的信號并輸出至所述邏輯門電路，所述邏輯門電路輸出一個非全擺幅的邏輯信號至所述施密特觸發器，最后經過所述施密特觸發器被重新推成全擺幅的邏輯信號并輸出。本發明實施例提供的所述施密特觸發器為常規的施密特觸發器，包括第十 PMOS 管 MP101、第^^一 PMOS 管 MP102、第十二 PMOS 管 MP103 以及第十 NMOS 管 MN101、第^^一是NMOS管MN102、第十二 NMOS管MN103，其具體電路結構如圖2所示。
[0023]其中所述輸入緩沖電路數量至少為I個，輸入緩沖電路的數量根據邏輯門電路的具體情況進行設置，當邏輯門電路的輸入信號為多個時，需要為每個輸入信號設置一個輸入緩沖電路。
[0024]所述電源隔離電路包括一第一 PMOS管MP1，其源極連接電源，其漏極、柵極同時連接所述邏輯門電路的上拉電路；所述地隔離電路包括一第一 NMOS管MN1，其漏極、柵極同時連接所述邏輯門電路的下拉電路，其源極接地；所述輸入緩沖電路包括一第二 PMOS管MP2與第二 NMOS管MN2，第二 PMOS管MP2源極、第二 PMOS管MP2柵極、第二 NMOS管MN2漏極、第二 NMOS管MN2柵極相連并作為所述輸入緩沖電路的輸入端，第二 PMOS管MP2漏極與第二 NMOS管MN2源極連接作為所述輸入緩沖電路的輸出端。
[0025]如圖2所示，當邏輯門電路為緩沖器時，輸入緩沖電路數量為一個，緩沖器的輸入端為一個，緩沖器具體包括一個第三PMOS管MP3與一個第三NMOS管麗3，第三PMOS管MP3與第三NMOS管MN3的柵極連接并作為緩沖器的信號輸入端與所述輸入緩沖電路的輸出端連接；第三PMOS管MP3源極連接第二 PMOS管MP2漏極，第三PMOS管MP3漏極連接第三NMOS管麗3漏極作為緩沖器的信號輸出端，第三NMOS管麗3源極連接第一 NMOS管麗I漏極。
[0026]如圖3所示，當邏輯門電路為與門時，輸入緩沖電路數量為兩個，包括第一輸入緩沖電路與第二輸入緩沖電路，與門的輸入信號有第一輸入信號A與第二輸入信號B，其中第一輸入緩沖電路的輸入信號為第一輸入信號A，第二輸入緩沖電路的輸入信號為第二輸入信號B ;第一輸入緩沖電路包括第二 PMOS管MP2與第二 NMOS管麗2，第二輸入緩沖電路包括第四PMOS管MP4與第四NMOS管MN4，兩輸入緩沖電路的結構相同，與門的電路組成具體包括第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5、第六NMOS管MN6，與門的具體電路結構如圖3中所示。
[0027]如圖4所示，當邏輯門電路為或門時，輸入緩沖電路數量為兩個，包括第一輸入緩沖電路與第二輸入緩沖電路，與門的輸入信號有第一輸入信號A與第二輸入信號B，其中第一輸入緩沖電路的輸入信號為第一輸入信號A，第二輸入緩沖電路的輸入信號為第二輸入信號B ;第一輸入緩沖電路包括第二 PMOS管MP2與第二 NMOS管麗2，第二輸入緩沖電路包括第四PMOS管MP4與第四NMOS管MN4，兩輸入緩沖電路的結構相同，或門的電路組成具體包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7、第八NMOS管MN8，或門的具體電路結構如圖4所示。
[0028]本發明提供的電源隔離電路、地隔離電路隔離了普通邏輯門電路在運算過程中電源信號、地信號上面的噪聲跟輸入噪聲的直接耦合，并且信號經過施密特觸發器的再次處理，噪聲被進一步過濾，輸出也被拉回了電源地之間實現了全擺幅，最終的輸出信號信噪比相比普通邏輯門電路有顯著提升。
[0029]以上公開的本發明優選實施例只是用于幫助闡述本發明。優選實施例并沒有詳盡敘述所有的細節，也不限制該發明僅為所述的【具體實施方式】。顯然，根據本說明書的內容，可作很多的修改和變化。本說明書選取并具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域技術人員能很好地理解和利用本發明。本發明僅受權利要求書及其全部范圍和等效物的限制。
【主權項】
1.一種新型邏輯電路，其特征在于，包括邏輯門電路、電源隔離電路、地隔離電路、輸入緩沖電路、施密特觸發器； 所述電源隔離電路設于所述邏輯門電路與電源之間，用于將電源的噪聲與所述邏輯門電路隔離；所述地隔離電路設于所述邏輯門電路與地之間，用于將地的噪聲與所述邏輯門電路隔離； 所述輸入緩沖電路與所述邏輯門電路輸入端連接，所述施密特觸發器的輸入端連接所述邏輯門電路的輸出端；輸入信號通過所述輸入緩沖電路的信號輸入端輸入，經所述輸入緩沖電路過濾成噪聲較小的信號并輸出至所述邏輯門電路，所述邏輯門電路輸出一個非全擺幅的邏輯信號至所述施密特觸發器，最后經過所述施密特觸發器被重新推成全擺幅的邏輯信號并輸出。2.如權利要求1所述的新型邏輯電路，其特征在于，所述輸入緩沖電路數量至少為I個。3.如權利要求1所述的新型邏輯電路，其特征在于，所述電源隔離電路包括一第一PMOS管，其源極連接電源，其漏極、柵極同時連接所述邏輯門電路的上拉電路。4.如權利要求1所述的新型邏輯電路，其特征在于，所述地隔離電路包括一第一NMOS管，其漏極、柵極同時連接所述邏輯門電路的下拉電路，其源極接地。5.如權利要求1所述的新型邏輯電路，其特征在于，所述輸入緩沖電路包括一第二PMOS管與第二 NMOS管，所述第二 PMOS管源極、第二 PMOS管柵極、第二 NMOS管漏極、第二NMOS管柵極相連并作為所述輸入緩沖電路的輸入端，所述第二 PMOS管漏極與第二 NMOS管源極連接作為所述輸入緩沖電路的輸出端。6.如權利要求1所述的新型邏輯電路，其特征在于，所述邏輯門電路包括緩沖器、與門、或門中的一個。
【專利摘要】本發明提供了一種新型邏輯電路，其包括邏輯門電路、電源隔離電路、地隔離電路、輸入緩沖電路、施密特觸發器；所述電源隔離電路用于將電源的噪聲與所述邏輯門電路隔離，所述地隔離電路用于將地的噪聲與所述邏輯門電路隔離；輸入信號通過所述輸入緩沖電路的信號輸入端輸入，經所述輸入緩沖電路過濾成噪聲較小的信號并輸出至所述邏輯門電路，所述邏輯門電路輸出一個非全擺幅的邏輯信號至所述施密特觸發器，最后經過所述施密特觸發器被重新推成全擺幅的邏輯信號并輸出。本發明在輸入信號、電源信號、地信號均具有噪聲的情況下，通過隔離噪聲之間的相互串擾以及使用抵擋噪聲的電路結構，使得電路能夠輸出信噪比較高的計算結果。
【IPC分類】H03K19/173
【公開號】CN105162455
【申請號】CN201510557392
【發明人】張章, 謝溪錚, 魏一勤, 解光軍
【申請人】合肥工業大學
【公開日】2015年12月16日
【申請日】2015年9月2日