一種提高逐次逼近模數轉換器dnl/inl的位循環方法
【技術領域】
[0001] 涉及微電子學與固體電子學領域，特別是高精度SAR ADC領域。
【背景技術】
[0002] ADC-般分為全并行模數轉換器（Flash ADC)、流水線模數轉換器（Pipeline ADC)、過采樣模數轉換器（2 A ADC)以及逐次逼近模數轉換器（SAR ADC)。1994年， 文南犬[J. Yuan and C.Svensson, "A l0-bit 5-MS/s successive approximation ADC cell used in a 70MS/s ADC array in L 2_um CMOS'，，IEEE Journal of Solid-State Circuits, Volume 29, No. 8, Aug. 1994, Page (s) : 866-872]對不同 ADC 的比較器功耗進行了 分析，結果表明：SAR ADC的結構比Flash ADC和Pipeline ADC更為優越。與Flash ADC相 比，Flash ADC所要用到的比較器數目與精度呈指數關系，而SAR ADC只需要一個比較器。 與Pipeline ADC相比，SAR ADC不需要高性能運放，降低了系統復雜度和功耗。近年來，尤 其在Ultra-Wideband (UWB)通信領域的應用中，高能量效率的時間交織SAR ADC更是成為 優于Flash ADC和Pipeline ADC的選擇。SAR ADC -般分為電壓型SAR ADC，電流型SAR ADC以及電荷重分配型SAR ADC。電壓型SAR ADC簡單且容易實現，如圖1所示，將數個大 小相同的電阻放置在參考電壓
[0003] VREF和地之間，再將每一個電阻的端點電壓由開關引出，即得到分段參考電壓，根 據二進制搜索算法通過開關控制，將相應的分段參考電壓送入比較器與輸入電壓進行比較 就可以得到相應的數字輸出碼。利用電阻串作為DAC組成的電壓型SAR ADC，最大的優勢 是能夠保證良好的單調性，因此在工業上應用比較廣泛。但對于N位SAR ADC，電壓型SAR ADC需要2N個單位電阻，即隨著SAR ADC精度增加，所需要的電阻和開關數量呈指數增加， 占用大量的芯片面積且消耗靜態電流，因此，電壓型SAR ADC -般用于精度小于8的場合， 不適用于高精度和低功耗的應用。
[0004] 電流型SAR ADC利用M0S管構成二進制加權的電流源陣列，如圖2所示（從文獻 [孫彤，
[0005] "低功耗逐次逼近模數轉換器的研究與設計"，清華大學碩士學位論文，2007.]復 制），通常情況下，首先根據二進制搜索算法將電流源的電流進行組合，然后轉換成相應的 電壓，送入電壓比較器與輸入電壓進行比較，或者可以將輸入電壓轉換成電流，然后與電流 源的組合電流進行比較。電流型SAR ADC的優點是速度快，但是所采用電阻的阻值受溫度 和環境因素影響較大，容易引入諧波失真，因此，電流型SAR ADC同樣不適用于高精度的應 用。
[0006] 電荷重分配型SARADC由美國Berkeley大學發明，是近年來的研究熱點。如 圖3所示，它基于電荷守恒原理，通過電容的電荷重分配實現二進制搜索算法，不消耗 靜態功耗，只消耗動態功耗。因此，電荷重分配型SARADC是消耗能量最少、品質因子 (FigureofMerit，縮寫為F0M)最低的SARADC。在ISSCC2014會議上，文獻[Hung-Yen Tai,Ya0-ShengHu,Hung-ffeiChenandHsin-ShuChen,"A0.85fJ/conversion-step 10b 200kS/s Subranging SAR ADC in40nm CMOS''，Digest of Technical Papers of IEEE International Solid-State Circuits Conference (ISSCC)，pp. 196-198, 2014.]設計的 10位200kS/s電荷重分配型SAR ADC，FOM值僅0. 85f J/step，為目前世界上最低的FOM值。
[0007] 文南犬[Wang，Zhenning，Richard Lin, Eshel Gordon, Hasnain Lakdawala, L. Richard Carley, Jonathan C.Jensen, "An in-situ temperature-sensing interface based on a SAR ADC in 45nm LP digital CMOS for the frequency-temperature compensation of crystal oscillators"，Digest of Technical Papers of IEEE International Solid-State Circuits Conference (ISSCC)，pp.316_318,2010.]指出： 電荷重分配型SAR ADC受限于電容失配，目前工藝條件下，電容匹配精度一般被限制在 10位以下，因此在精度大于10位的情況下，一般需要采用校正技術來提高其微分非線性 (Differential Nonlinearity，縮寫為 DNL)和積分非線性（Integral Nonlinearity，縮 寫為INLh早在1984年，加州大學伯克利分校Gray教授研究小組的Lee Hae-seung(現 為MIT教授）就發表了 一款帶校正的15位SAR ADC，設計采用6m CMOS工藝，5V電 壓供電，前臺校正將線性度從初始的10位提高至15位，INL的最大值為1.6LSB。文 獻[Wang，Zhenning，Richard Lin，Eshel Gordon, Hasnain Lakdawala, L. Richard Carley,Jonathan C. Jensen, "An in-situ temperature-sensing interface based on a SAR ADC in 45nm LP digital CMOS for the frequency-temperature compensation of crystal oscillators"，Digest of Technical Papers of IEEE International Solid-State Circuits Conference (ISSCC)，pp. 316-318, 2010.]米用前臺校正技術，在 45nm CMOS工藝下實現12位500kS/s的SAR ADC，該文獻對比較器失調和電容失配進行校 正后，性能有了明顯的改善，在500kHz采樣時鐘，16kHz輸入信號下，測試得到DNL的最大值 為 1. 5LSB，INL 的最大值為 1. 4LSB，F0M 為 195f J/stepD 文獻[Kuramochi，Yasuhide and Matsuzawa, Akira and Kawabata, Masayuki, "A 0? 05_mm2ll0- W 10_b self-calibrating successive approximation ADC core in 0. 18- m CMOS''，IEEE Asian Solid-State Circuits Conference (ASSCC)，pp. 224-227, 2007.]采用前臺校正技術，在 0? 18m CMOS 工藝下實現精度為10位，采樣率為lMS/s的SAR ADC，在奈奎斯特輸入信號下測試，校正 前，信號噪聲失真比（Signal-to-Noise-and-Distortion ratio,縮寫為 SNDR)和無雜 散動態范圍（Spurious Free Dynamic Range，縮寫為 SFDR)分別為 42. ldB 和 46. 5dB， 校正后，SNDR 和 SFDR 分別為 51. ldB 和 69. 8dB。文獻[Liu，Wenbo and Huang，Pingli and Chiu，Yun， "A 12-bit，45-MS/s，3_mW redundant successive-approximation-reg isteranalog-t0-digitalconverterwithdigitalcalibration"，IEEEJournalof Solid-State Circuits，pp. 2458-2468, 2011.]采用后臺校正技術在 0. 13m CMOS 工藝下實 現精度為12位，采樣率為22. 5MS/s的SAR ADQ在22. 5MHz采樣時鐘，奈奎斯特輸入