一種基于相差的三模時鐘產生電路的制作方法
【技術領域】
[0001]本發明涉及硬件電路設計領域，具體為一種基于相差的三模時鐘產生電路。
【背景技術】
[0002]基于航天可靠性要求，防止單粒子瞬態(SET)錯誤和單粒子翻轉(SEU)引起錯誤操作，芯片設計采用基于時鐘相差三模冗余寄存器結構設計，但是現有的基于相差的三模時鐘產生電路都存在如下的問題，無法根據對抗輻照要求不同的應用環境，對時鐘相差值進行配置，使系統應用范圍較窄；時鐘產生電路中可能存在SET或SEU的單點故障，當發生單點故障時，三模時鐘會發生錯誤，將直接導致系統運行錯誤。從而導致現有技術中的三模時鐘產生電路的可靠性差，通用性較弱。
【發明內容】
[0003]針對現有技術中存在的問題，本發明提供一種能夠配置產生不同相差的三模時鐘，且當發生SET和SEU單點故障時，可有效對單點故障進行容錯的基于相差的三模時鐘產生電路。
[0004]本發明是通過以下技術方案來實現:
[0005]一種基于相差的三模時鐘產生電路，包括輸入端分別連接時鐘elk的三路時鐘選擇電路，三路時鐘選擇電路分別輸出不同相位的三模時鐘clkl、clk2和clk3，其中clk2和clkl的相位差與clk3和clk2的相位差相同；
[0006]時鐘選擇電路包括選擇器，時鐘產生邏輯電路和容錯電路；選擇器的選擇端連接相差選擇信號delaysel，容錯電路的輸入端連接時鐘產生控制信號ctrl，時鐘產生邏輯電路的輸入端分別連接選擇器的輸出端和容錯電路的輸出端，時鐘產生邏輯電路的輸出端輸出對應的一路三模時鐘；
[0007]第一路時鐘選擇電路中的選擇器muxl的低電平輸入端和高電平輸入端均連接時鐘 elk ；
[0008]第二路時鐘選擇電路中的選擇器mux2的低電平輸入端通過延時單元DO連接時鐘elk，高電平輸入端通過延時單元Dl連接時鐘elk ；
[0009]第三路時鐘選擇電路中的選擇器mux3的低電平輸入端通過串聯的延時單元D2和延時單元D3連接時鐘elk，高電平輸入端通過串聯的延時單元D4和延時單元D5連接時鐘
clko
[0010]優選的，延時單元D0、D2和D3的延時長度相等，延時單元D1、D4和D5的延時長度相等。
[0011]優選的，容錯電路包括延時單元和與/或門；與/或門的一個輸入端連接時鐘產生控制信號Ctrl，另一個輸入端經延時單元連接時鐘產生控制信號Ctrl，與/或門的輸出端輸出對應的容錯處理信號。
[0012]進一步，當時鐘產生控制信號Ctrl為低電平有效時，容錯電路包括延時單元和或門，或門的輸出端輸出低電平容錯處理信號ctrl_low。
[0013]進一步，當時鐘產生控制信號Ctrl為對于高電平有效時，容錯電路包括延時單元和與門，與門的輸出端輸出高電平容錯處理信號ctrl_high。與現有技術相比，本發明具有以下有益的技術效果:
[0014]本發明基于相差的三模時鐘產生電路，通過相差選擇信號delaysel對時鐘相差值進行配置能夠適用于不同的應用環境，同時通過三路時鐘選擇電路的設置能夠有效防止產生的基于相差的三模時鐘由于SET和SEU現象引起的系統錯誤，當三模時鐘有一個時鐘路發生單點故障時，對系統無影響，可有效保證系統的正常運行，增強芯片抗輻照能力，通用性強。
[0015]進一步的，通過對延時單元延時長度的控制，能夠滿足三模時鐘不同相位差的要求。
[0016]進一步的，通過容錯電路對低電平或高電平進行容錯處理，當Ctrl發生SET或SEU的單點故障時，仍然保證三模時鐘中兩個時鐘的正確性，由于使用三模冗余寄存器設計，可以保證系統的正常運行。
【附圖說明】
[0017]圖1為本發明實例中所述的基于相差的三模時鐘產生電路的電路圖。
[0018]圖2為本發明實例中所述的低電平有效時鐘產生控制信號的容錯電路。
[0019]圖3為本發明實例中所述的高電平有效時鐘產生控制信號的容錯電路。
【具體實施方式】
[0020]下面結合具體的實施例對本發明做進一步的詳細說明，所述是對本發明的解釋而不是限定。
[0021]本發明基于相差的三模時鐘產生電路，如圖1所示，其輸入時鐘為clk，輸出三模時鐘分別為clkl、clk2和clk3，D0-D5為基于相差的延時單元，根據相差選擇信號delaysel選擇不同的相差值。當delaysel為O時，clkl和clk2之間相差為DO，clkl和clk2之間相差為D2+D3，其中D2 = D3 = DO ;當delaysel為I時，clkl和clk2之間相差為Dl，clkl和clk2之間相差為D4+D5，其中D4 = D5 = D1。相差的延時根據具體應用設置，也可以設置為O ;delaySel的位數也可以根據具體應用進行增加，以對多種相差進行選擇，適用于不同的應用環境。當在航天或對抗輻照要求高的環境下使用時，選用大的時鐘相差值，防止SET現象引起系統癱瘓，增強芯片抗輻照能力；當在地面或對抗輻照要求低的環境下使用時，選用小的時鐘相差值，有效增加系統的運行頻率，提高性能。
[0022]經過delaysel作為選擇端的多路選擇器產生的三模時鐘分別為clkl_t、clk2_t和clk3_t。無論delaysel為O還是1，對于clkl_t都選擇clk，此處clkl_t的產生仍然使用多路選擇器電路，保證clkl_t與clk2_t和clk3_t時鐘相位的一致性。其中，clkl_t、clk2_t和clk3_t經過時鐘I產生邏輯電路、時鐘2產生邏輯電路和時鐘3產生邏輯電路分別產生clkl、clk2和clk3。時鐘1/2/3產生邏輯的時鐘產生控制信號ctrl作為單點故障分別經容錯電路1/2/3容錯后再作為時鐘1/2/3產生邏輯電路的輸入。
[0023]如時鐘產生控制信號ctrl低有效，容錯電路對低電平進行容錯處理；如時鐘產生控制信號ctrl高有效，容錯電路對高電平進行容錯處理。當ctrl發生SET或SEU的單點故障時，仍然保證三模時鐘中兩個時鐘的正確性，由于使用三模冗余寄存器設計，能夠保證系統的正常運行。
[0024]本發明中三模時鐘clkl、clk2和clk3的產生采用三套電路實現，當DO、DU D2、D3、D4、D5、muxl、mux2、mux3、容錯電路1/2/3、時鐘1/2/3產生邏輯電路中某一個發生SET或SEU的單點故障時，仍然保證三模時鐘中兩個時鐘的正確性，由于使用三模冗余寄存器設計，可以保證系統的正常運行。
[0025]本發明在運行時，如圖1所示，相差選擇信號delaysel連接選擇器muxl/2/3的選擇端，時鐘clk連接muxl的O端和I端，連接DO、Dl、D2、D4的輸入。DO的輸出連接mux2的O端，Dl的輸出連接mux2的I端，D2的輸出clkdO連接D3的輸入，D3的輸出連接mux3的O端，D4的輸出clkdl連接D5的輸入，D5的輸出連接mux3的I端。muxl的輸出clkl_t連接時鐘I產生邏輯的輸入，mux2的輸出clk2_t連接時鐘2產生邏輯的輸入，mux3的輸出clk3_t連接時鐘3產生邏輯的輸入。時鐘產生控制信號ctrl連接容錯電路1、容錯電路2、容錯電路3的輸入，容錯電路I輸出容錯處理信號ctrl I，容錯電路2輸出容錯處理信號ctrl2，容錯電路3輸出容錯處理信號ctrl3。ctrll連接時鐘I產生邏輯電路的輸入，ctrl2連接時鐘2產生邏輯的輸入電路，ctrl3連接時鐘3產生邏輯的輸入電路。時鐘I產生邏輯電路輸出clkl，時鐘2產生邏輯電路輸出clk2，時鐘3產生邏輯電路輸出clk3。
[0026]如圖2所示，對于低電平有效的時鐘產生控制信號ctrl的容錯電路，ctrl連接延時單元I的輸入，延時單元I的輸出ctrl_dl連接或門的第一輸入，Ctrl連接或門的第二輸入，或門輸出ctrl_low。
[0027]如圖3所示，對于高電平有效的時鐘產生控制信號ctrl的容錯電路，ctrl連接延時單元2的輸入，延時單元2的輸出ctrl_d2連接與門的第一輸入，ctrl連接與門的第二輸入，與門輸出ctrl_high。
[0028]將本發明應用于一款基于時鐘相差三模冗余寄存器結構設計的SoC中，該SoC使用了本發明中的可靠的基于相差的三模時鐘產生電路，使SoC抗單粒子效應更強，抗單粒子翻轉概率< lE-llError/Bit/Day (在90%最壞GEO軌道條件下)，穩定可靠，性能高效。
【主權項】
1.一種基于相差的三模時鐘產生電路，其特征在于，包括輸入端分別連接時鐘Clk的三路時鐘選擇電路，三路時鐘選擇電路分別輸出不同相位的三模時鐘clkl、clk2和clk3，其中clk2和clkl的相位差與clk3和clk2的相位差相同； 所述的時鐘選擇電路包括選擇器，時鐘產生邏輯電路和容錯電路；選擇器的選擇端連接相差選擇信號delaysel，容錯電路的輸入端連接時鐘產生控制信號ctrl，時鐘產生邏輯電路的輸入端分別連接選擇器的輸出端和容錯電路的輸出端，時鐘產生邏輯電路的輸出端輸出對應的一路三模時鐘； 第一路時鐘選擇電路中的選擇器muxl的低電平輸入端和高電平輸入端均連接時鐘elk ； 第二路時鐘選擇電路中的選擇器mux2的低電平輸入端通過延時單元DO連接時鐘elk，高電平輸入端通過延時單元Dl連接時鐘elk ； 第三路時鐘選擇電路中的選擇器mux3的低電平輸入端通過串聯的延時單元D2和延時單元D3連接時鐘elk，高電平輸入端通過串聯的延時單元D4和延時單元D5連接時鐘elk。2.根據權利要求1所述的一種基于相差的三模時鐘產生電路，其特征在于，延時單元D0、D2和D3的延時長度相等，延時單元D1、D4和D5的延時長度相等。3.根據權利要求1所述的一種基于相差的三模時鐘產生電路，其特征在于，所述的容錯電路包括延時單元和與/或門；與/或門的一個輸入端連接時鐘產生控制信號ctrl，另一個輸入端經延時單元連接時鐘產生控制信號ctrl，與/或門的輸出端輸出對應的容錯處理信號。4.根據權利要求3所述的一種基于相差的三模時鐘產生電路，其特征在于，當時鐘產生控制信號ctrl為低電平有效時，容錯電路包括延時單元和或門，或門的輸出端輸出低電平容錯處理信號ctrl_low。5.根據權利要求3所述的一種基于相差的三模時鐘產生電路，其特征在于，當時鐘產生控制信號ctrl為對于高電平有效時，容錯電路包括延時單元和與門，與門的輸出端輸出高電平容錯處理信號ctrl_high。
【專利摘要】本發明一種能夠配置產生不同相差的三模時鐘，且當發生SET和SEU單點故障時，可有效對單點故障進行容錯的基于相差的三模時鐘產生電路；其包括輸入端分別連接時鐘clk的三路時鐘選擇電路，三路時鐘選擇電路分別輸出不同相位的三模時鐘clk1、clk2和clk3，其中clk2和clk1的相位差與clk3和clk2的相位差相同；時鐘選擇電路包括選擇器，時鐘產生邏輯電路和容錯電路；選擇器的選擇端連接相差選擇信號delaysel，容錯電路的輸入端連接時鐘產生控制信號ctrl，時鐘產生邏輯電路的輸入端分別連接選擇器的輸出端和容錯電路的輸出端，時鐘產生邏輯電路的輸出端輸出對應的一路三模時鐘。
【IPC分類】H03K5/15
【公開號】CN104917498
【申請號】CN201510309684
【發明人】張麗娜, 趙翠華, 婁冕, 崔媛媛, 張春妹
【申請人】中國航天科技集團公司第九研究院第七七一研究所
【公開日】2015年9月16日
【申請日】2015年6月5日