接收電路的制作方法
【技術領域】
[0001] 本發明有關于一種接收電路，特別是有關于一種能兼容于具有不同規格需求的多 個核心電路的接收電路。
【背景技術】
[0002] 圖1是現有技術中具有多輸出信號的接收電路的示意圖。請參閱圖1，接收電路1 接收輸入信號SIN以及參考信號SREF，且接收電路1包含分別產生輸出信號OUTlO與OUTll 的路徑單元10與路徑單元11。接收電路1是核心電路所耦接的輸出/輸入（I/O)電路的 一部分。耦接接收電路1的此核心電路接收輸出信號0UT10及/或OUTll。路徑單元10用 來產生符合殘余連續終結邏輯電路（stub series terminated logic，SSTL)標準的輸出 信號0UT10給核心電路，例如雙倍數據速率（double data rate，DDR)I、DDRII、或DDRIII 存儲器。路徑單元10根據SSTL標準來接收輸入信號SIN與參考信號SREF，且包含差分接 收器100與電平移位器101。路徑單元11則用來產生符合低壓晶體管對晶體管邏輯（low voltage transistor-transistor logic，LVTTL)標準的輸出信號 OUTll 給核心電路，例如 移動DDR或單倍數據速率（single data rate，SDR)存儲器。路徑單元11根據LVTTL標準 而只接收輸入信號SIN，且包含單端接收器110以及電平移位器111。差分接收器100與單 端接收器110都操作在1/0電源域（power domain)內，且都接收1/0電源域的1/0電源電 壓（power voltage) VDDH 以及 1/0 接地電壓（ground voltage) VSSH。1/0 電源電壓 VDDH 的 值可根據耦接接收電路1的核心電路的規格來決定。例如，當核心電路是SDR存儲器時，1/ 0電源壓VDDH可設為3. 3V ;當核心電路是DDRI存儲器時，1/0電源電壓VDDH可設為2. 5V ; 當核心電路是DDRII或移動DDR存儲器時，1/0電源電壓VDDH可設為I. 8V ;而當核心電路 是DDRIII存儲器時，1/0電源電壓VDDH可設為I. 5V。電平移位器101與111接收1/0電 源域的1/0電源電壓VDDH以及1/0接地電壓VSSH，且更接收核心電源域的核心電源電壓 VDDL以及核心接地電壓VSSL。電平移位器101與111改變接收器100與110的各自輸出 信號的電平，使得接收器100與110分別產生的輸出信號0UT10與0UT11處于核心電源域。 核心電路則根據其規格需求來接收輸出信號0UT10及/或0UT11。
[0003] 請參閱圖1以及圖2A~21，差分接收器100包含正接收端（+)(由圖2A~21的 標號DP來表不）及負接收端（-)(由圖2A~21的標號DN來表不）以分別接收輸入信號 SIN及參考信號SREF，且更包含輸出端（由圖2A~21的標號OUT來表示）。圖2A~21是 差分接收器100的各種電路架構的示意圖。差分接收器100操作在1/0電源域中。圖2A~ 21的電路架構是由厚柵極1/0裝置（例如具有厚柵極電介質層的裝置）所形成，以能承受 1/0電源域的1/0電源電壓VDDH、1/0接地電壓VSSH以及接收的信號SIN與SREF。因此， 差分接收器100占用了較大的面積。
[0004] 具有低功率以及高速數據傳輸速率的存儲器的使用越來越普遍，例如低功率 DDRII (low power DDRII，LPDDRII)存儲器。LPDDRII存儲器采用符合SSTL標準的信號， 因此路經單元10可以給LPDDRII存儲器使用。根據LPDDRII存儲器的規格，1/0電源電壓 VDDH必須低至I. 2V。因此，當要求接收電路1能兼容于LPDDRII存儲器以及相異規格的其 他存儲器（例如移動DDR、DDR、以及DDRIII存儲器）時，要符合LPDDRII存儲器的高速數 據傳輸速率要求變得更加困難。尤其是在路徑單元10內由厚柵極I/O裝置所形成的差分 接收器100中，至少有三個厚柵極I/O設備堆疊，導致電壓余量（voltage headroom)不足。
[0005] 因此，期望提供一種接收電路，其能兼容于具有相異規格需求的多個核心電路，尤 其是，這些核心電路包含低電壓核心電路。
【發明內容】
[0006] 有鑒于此，特提供以下技術方案：
[0007] 本發明的實施方式提供一種接收電路，適用于核心電路，該接收電路包含第一接 收路徑單元。第一接收路徑單元用來接收輸入信號以及根據輸入信號輸出輸出信號至核心 電路，第一接收路徑單元包含輸入緩沖器。輸入緩沖器操作在核心電源域中且接收第一箝 制信號，當輸入信號的電平實質上等于或低于第一預設電壓電平時，輸入信號被傳送至輸 入緩沖器以作為第一箝制信號，且輸入緩沖器根據第一箝制信號來輸出處于核心電源域的 輸出信號。
[0008] 本發明的實施方式另提供一種接收電路，適用于核心電路，該接收電路包含第一 接收路徑單元以及第二接收路徑單元。第一接收路徑單元接收輸入信號以及根據輸入信號 輸出第一輸出信號至核心電路，第一接收路徑單元包含第一輸入緩沖器，第一輸入緩沖器 操作在核心電源域中且接收第一箝制信號，當該輸入信號的電平實質上等于或低于第一預 設電壓電平時，輸入信號被傳送至第一輸入緩沖器以作為第一箝制信號，且第一輸入緩沖 器根據第一箝制信號來輸出處于核心電源域的第一輸出信號。第二接收路徑單元接收輸入 信號以及根據輸入信號輸出第二輸出信號至核心電路，該第二接收路徑單元包含第二輸入 緩沖器以及第一電平移位器，第二輸入緩沖器操作在輸入/輸出電源域中，第二輸入緩沖 器接收輸入信號，且根據輸入信號輸出第一緩沖信號；以及第一電平移位器接收第一緩沖 信號，且改變第一緩沖信號的電平以產生處于核心電源域的第二輸出信號。
[0009] 以上所述的接收電路能夠兼容于具有相異規格需求的多個核心電路，從而節省電 壓余量及電路面積。
【附圖說明】
[0010] 圖1是現有技術中具有多輸出信號的接收電路的示意圖。
[0011] 圖2A~21是圖1的接收電路中差分接收器的各種電路架構的示意圖。
[0012] 圖3是根據本發明一個實施例的接收電路的示意圖。
[0013] 圖4A~41是圖3的接收電路中差分接收器的各種電路架構的示意圖。
[0014] 圖5是圖3的接收路徑單元中電壓箝制器的實施例的示意圖。
[0015] 圖6是根據本發明另一實施例的接收電路的示意圖。
[0016] 圖7為根據本發明又一實施例的接收電路的示意圖。
[0017] 圖8為根據本發明再一實施例的接收電路的示意圖。
[0018] 圖9為根據本發明實施例產生圖5中使能信號的電路的示意圖。
【具體實施方式】
[0019] 在說明書及權利要求書當中使用了某些詞匯來指稱特定的元件。所屬技術領域的 技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說明書及權利 要求書并不以名稱的差異作為區分元件的方式，而是以元件在功能上的差異作為區分的準 貝1J。在通篇說明書及權利要求項中所提及的「包含」為一開放式的用語，故應解釋成「包含 但不限定于」。此外，「耦接」一詞在此包含任何直接及間接的電氣連接手段。因此，若文中 描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接于第二裝置，或透過其它 裝置或連接手段間接地電氣連接至第二裝置。
[0020] 圖3是根據本發明一個實施例的接收電路的示意圖。請參閱圖3,接收電路3包 含接收路徑單元30,而此接收路徑單元30包含至少一個電壓箝制器300以及輸入緩沖器 301。接收路徑單元30接收輸入信號SIN并輸出輸出信號0UT30。接收電路3可以是核心 電路所耦接的輸入/輸出（I/O)電路的一部分。耦接接收電路3的核心電路可接收輸出信 號0UT30。此核心電路可以是低電壓裝置，例如低功率DDRII(lowpowerDDRII，LPDDRII) 存儲器。因此，接收路徑單元30必須輸出符合核心電路（例如LPDDRII存儲器）的規格要 求的輸出信號OUT30。本領域的技術人員應可了解，LPDDRII存儲器采用符合殘余連續終結 邏輯電路（stub series terminated logic，SSTL)標準的信號。因此，接收電路3可包含 兩個電壓箝制器300A與300B，其分別接收輸入信號SIN與參