半導體集成電路的制作方法

專利名稱：半導體集成電路的制作方法
技術領域：
本發明涉及半導體集成電路，確切地說，涉及工作在高速的數據輸出電路。
為處理運動圖像數據，要求所達到現有的高數據傳輸率進一步提高。通常，為了提高數據傳輸率，已經采用了利用多個數據線實現同步數據傳輸和在高速下進行同步數據傳輸的技術。在這樣的技術中，一個驅動器電路要求有與芯片外部聯接的各個數據線。由于這種驅動器電路驅動負載電容，其電流損耗隨傳輸速度的提高而變較大。如果驅動器電路配置成從與其它電路公共使用的電源線接收電能，則這將引起不充足的電源供給。這引起電源電勢和類似參數的下降，并引起其它電路的不穩定工作，為解決該問題，驅動器電路通常裝有單獨的電源VDDQ和VSSQ。
然而，在驅動器工作時，構成驅動器的MOS晶體管的源極電勢根據MOS晶體管柵極和源極之間寄生電容做變化。這反過來影響了數據的信號傳輸率。
圖14A是說明現有技術問題的電路圖。圖14B是顯示本發明之發明人做的圖14A電路工作之模擬結果的波形圖。
如圖14A所示，對應一個數據單元的驅動器5由P型MOS晶體管101的n型MOS晶體管102構成。
圖14B所示時間t1期間，進入驅動器5的輸入信號從高電平(HIGH)變到低電平(LOW)的情況下，從驅動器5的輸出信號從LOW變到HIGH。此時，圖14B所示時間t1期間，由于MOS晶體管101產生的柵-源寄生電容111和MOS晶體管102產生的柵-源寄生電容112導致源極電勢int.VDDQ和int.VSSQ下降。
給驅動器5提供電壓的電源VDDQ和VSSQ單獨從上述的其它電路供給。當每個驅動器提供了獨立電源時，驅動器上的電供給容量小，并且在驅動器5的供電節點上存在構成驅動器5的晶體管而沒有其它元件。因此，當在驅動器5的相同晶體管的柵源之間產生了寄生電容時，驅動器5晶體管源極節點處的電勢依據驅動器5柵極電勢的變化傳輸。結果，作為驅動器5輸出端子的接點P1處建立電勢的時間周期與理想狀況相比被延遲了時間t2。
特別是，當驅動器5在高頻下驅動負載時，源極節點電勢的變化極大地影響驅動器5的工作。源極節點經過具有電感L的焊線連接到電源VDDQ或VSSQ，如圖14A所示。電感L阻止電荷供給和釋出源極節點。
圖15是本發明之發明人做的，當示于圖14A電路的節點A的電勢從高(HIGH)到低(LOW)時，表示源極節點電勢變化的模擬結果的曲線圖。確切地講，圖15表示當節點A電勢(A200,A400,A600,A800,A1000)從1.5V變到0V期間，時間周期在200微微秒(PS)和1毫微秒(ns)之間變化時所得到的源極節點電勢的變化(P200,P400,P600,P800,P1000)。
曲線P200顯示出，當在200ps節點A處信號從HIGH變到LOW時，源極節點電勢的變化不能被限制恒定電壓(1.5v)的10％之內。通常，傳輸周期[兩倍于上述傳輸時間(例如從HIGH到LOW)]為信號周期的50％或更少。例如，在曲線P200表示部分信號情況下，其從HIGH變到LOW用200ps保持LOW狀態200PS，從LOW變到HIGH用200ps并保持HIGH狀態200ps，該信號的頻率為1.25GHz。假設柵-源電壓1.5v，晶體管閥值電壓0.5v，如果源極節點電勢下降10％，驅動器晶體管的驅動電流將下降30％，延遲了開啟晶體管的定時。確切地說延遲了數百微微秒直到由驅動器輸出的數據建立為止。如果具有1.25GHz或更高頻率的信號輸入圖14A驅動器，源極節點電勢的下降將變的較大。這進一步提高了要求直到由驅動器輸出的數據值建立為止的時間。
因此，從圖15可見，由于上述的延遲，很難從圖14A電路輸出1GHz或更高頻率的數據。
本發明的半導體集成電路包括用于驅動負載包含有MOS晶體管的驅動器；和用于使因MOS晶體管柵-源寄生電容引起的MOS晶體管源極電壓變化穩定的穩定器。
在發明的一個實施例中，驅動器在1GHz或更高頻率下驅動負載。
在發明的另一實施例中，當MOS晶體管源極電勢從第一電勢變到不同于第一電勢的第二電勢時，穩定器向源極提供電荷，以便使源極電勢的變化穩定。
在發明的又一實施例中，半導體集成電路還包括含有用于產生驅動器接收的信號MOS晶體管的邏輯電路，其中穩定器包括用于將驅動器MOS晶體管源極和邏輯電路MOS晶體管源極耦合至第一電源的耦合器。
在發明的又一實施例中，第一電源包括一個接地電源和電勢高于接地電源電勢的電源。
在發明的又一實施例中，半導體集成電路還包括邏輯電路，其中穩定器包括用于耦合驅動器MOS晶體管源極和邏輯電路的節點電容器，該節點處電勢反過來變到驅動器MOS晶體管柵極電勢的變化。
在發明的又一實施例中，電容器包括具有相互耦合的漏極和源極的饋給效應晶體管。
在發明的又一實施例中，驅動器還包括與MOS晶體管串聯連接的附加MOS晶體管，穩定器包括第一電源和不同于第一電源的第二電源，耦合到MOS晶體管源極和第一電源的第一電容器，及耦合到附加MOS晶體管源極和第二電源的第二電容器。
在發明的又一實施例中，各第一和第二電容器包括具有漏極和源極相互耦合的饋給效應晶體管。
因此，這里說明的發明使提供包含裝有相應電源驅動器的半導體集成電路的優越性成為可能，其能夠穩定因驅動容柵極電勢變化引起的驅動器源極產生的電壓變化，因此能在高速下正確地傳輸數據。
參考附圖，閱讀和理解下面的詳細說明，本領域技術人員將清楚地理解本發明上述及其他的優點。
圖1是說明本發明概念的視圖。
圖2A是根據本發明例1之半導體集成電路的電路圖，圖2B是例1半導體集成電路的波形圖。
圖3A是根據本發明例2之半導體集成電路的電路圖，圖3B是通過耦合MOS晶體管源極和漏極所獲得電容器的例子。
圖4是表示輸入和輸出常規半導體集成電路之驅動器信號波形的曲線圖。
圖5是表示輸入例2半導體集成電路驅動器和從其輸出的信號波形的曲線圖。
圖6是根據本發明例3之半導體集成電路的電路圖。
圖7是例3的另一種半導體集成電路的電路圖，其中穩定器包含電容器。
圖8是例3的又一種半導體集成電路的電路圖，其中穩定器包含電容器。
圖9是例3的又一種半導體集成電路的電路圖，其中驅動器為開漏型(opendrain type)。
圖10是根據本發明例4之半導體集成電路的電路圖。
圖11是根據本發明例5之半導體集成電路的電路圖。
圖12是表示例5半導體集成電路驅動器輸入和輸出信號之間關系模擬結果的曲線圖。
圖13是根據本發明例6之半導體集成電路的電路圖。
圖14A是用于說明現有技術問題之電路圖，圖14B是表示圖14A常規電路工作模擬結果的波形圖。
圖15是表示當輸入節點電勢從HIGH變到LOW時觀察得到的圖14A電路源節點電勢變化模擬結果的曲線圖。
首先，說明根據本發明半導體集成電路的原理。
當半導體集成電路后級的驅動器即輸出信號到芯片外部的驅動器由前級控制電路控制時，產生于后級驅動器電供給節點的噪聲(變化分量)被具有與在前噪聲逆相的噪聲所抵消，以便減小電供給節點電勢的變化。
圖1是說明本發明原理的視圖。
參考圖1，根據本發明的半導體集成電路11包括驅動負載8的驅動器5，控制驅動器5的控制電路6和穩定器10。
驅動器5接收來自控制電路6的信號并根據接收的信號通過接點P1驅動負載8。驅動器5包括MOS晶體管，其在其柵極和源極之間產生有寄生電容。
驅動器5MOS晶體管源極連接到節點9并從電源VQ接受電能驅動負載8。電源VQ可以為接地電源或者電勢比接地電勢高的電源。
節點9受因在驅動器5MOS晶體管柵級和源極之間產生的寄生電容引起的驅動器5電壓變化的影響。然而，穩定器10穩定因寄生電容引起的電壓變化。確切地講，穩定器10從控制電路6接收信號即電荷，并抑制因柵-源寄生電容基于信號產生的噪聲。換句話說，穩定器10進行基于從控制電路6接收信號的節點9的前饋控制。更確切地講，穩定器10直接和/或間接地使節點9與控制電路6的節點耦合，該控制電路6的節點電勢與產生驅動器5MOS晶體管源極和柵極的電勢變化進行反向變化。
半導體集成電路11可以包括多個穩定器。例如，第一穩定器可連接到接地電源，同時第二穩定器可耦合到在一個終端其電勢比接地電勢高的電源。
半導體集成電路11經具有電感人的焊線連接到電源VQ。焊線電感L阻止電荷供給節點9和從中釋放。這在1GHz或更高頻率下驅動負載8時尤其顯著。然而，根據本發明，由于穩定器10穩定因前述柵-源寄生電容引起的電壓變化，半導體集成電路11能夠在1GHz或更高頻率下驅動負載8。
下面通過例2參考


根據本發明的半導體集成電路。整個附圖中用圖1中相同的標記表示相同的部分。圖2A是根據本發明之例1的半導體集成電路的電路圖。
參考圖2A，本例半導體集成電路21包括驅動器5，控制驅動器5的控制電路6，和穩定器10和10’。驅動器5包括P型MOS晶體管101和n型MOS晶體管102。控制電路6包括P型MOS晶體管201，n型MOS晶體管202和節點22和22’。穩定器10包括用于耦合節點9和節點22的內部接線50。穩定器10’包括用于耦合節點9’和節點22’的內部接線50’。
驅動器5P型MOS晶體管101的柵極和源極經電容111相互電耦合。同時驅動器5n型MOS晶體管102的柵極和源極經電容112相互電耦合。類似地，控制電路6P型MOS晶體管201的柵極和源極經電容211相互電耦合，同時控制電路6n型MOS晶體管的柵極和源極經電容212相互電耦合。各電容111,112,211和212為產生于MOS晶體管的柵-源寄生電容。
圖2A還用粗黑線表示用于說明電路相關點處電勢變化的標記。這些標記說明如下。當節點IN處電勢從LOW變到HIGH,P型MOS晶體管201的源極電勢從LOW變到HIGH。這使節點A處的電勢從HIGH變到LOW，然后P型MOS晶體管101源極處電勢從HIGH變到LOW。于是，接點P1電勢從LOW變到HIGH。在下面的例子中，這些標記也適用于后面相關的附圖。
下面參考圖2B說明半導體集成電路21的工作。
圖2B是表示半導體集成電路各點處波形的曲線圖。
參考圖2B，當節點1N的電勢從LOW變到HIGH時，驅動器5的源極電勢int.VDDQ和int.VSSQ因電容211和212首先上升。控制電路6輸出節點電勢即驅動器5輸入節點A電勢接收輸入而從HIGH變到LOW。這由于電容111和112引起驅動器5的源電勢int.VDDQ和int.VSSQ下降。然而，由于電容211和212持續提高源極電勢int.VDDQ和int.VSSQ的效應，源極電勢int.VDDQ和int.VSSQ的這種下降能被減輕。換句話，隨著節點A電勢下降，因寄生電容111源極電勢int.VDDQ下降。然而，同時，由于寄生電容211，隨節點IN電勢升高，源極電勢int.VDDQ變到較高的電平。這導致使源極電勢int.VDDQ的變化穩定。
源極電勢int.VDDQ變化的上述穩定性由穩定器10內部接線50來實現。源極電勢int.VSSQ變化的穩定性也按上述方式由穩定器10’來實現。
如果MOS晶體管101,102,201和202的柵-源寄生電容111,112,211和212滿足下述條件，柵-源電容111基本上等于柵-源電容211，和柵-源電容112基本上等于柵-源電容212，則用于穩定源極電勢變化的穩定器10和10’的能力將被加強。
如果上述條件未滿足，除驅動器5和控制電路6的晶體管中存在的柵-源寄生電容之外，可提供電容元件，使得P型管101柵極和源極之間電容與P型MOS晶體管201柵極和源極之間電容彼此基本相等，使得n型MOS晶體管102柵極和源極之間電容與n型MOS晶體管202柵極和源極之間電容彼此基本相等。這樣的電容元件可以通過耦合每個MOS晶體管的源極和漏極形成。
控制電路6并不限于上述由MOS晶體管201和202構成的CMOS逆變器。例如，控制電路6可以是NAND電路或NOR電路。
盡管圖2A所示半導體集成電路21裝有穩定器10和10’，其可裝有僅僅一個穩定器。圖3A是根據本發明之例2的半導體集成電路的電路圖。
參考圖3A，本例半導體集成電路31包括驅動器5，控制驅動器5的控制電路6，及穩定器10和10’。
驅動器5包括P型MOS晶體管101和n型MOS晶體管102。控制電路6包括P型MOS晶體管201,n型MOS晶體管202及節點23和23’。穩定器10包括耦合節點9和節點23和電容器113。穩定器10’包括耦合節點9’和節點23’的電容器114。
電容器113的電容最好基本上等于P型MOS晶體管101柵級和源極之間電容。類似地，電容器114的電容最好基本上等于n型MOS晶體管102柵極和源極之間電容。
電容器113最好通過耦合圖3B所示MOS晶體管源極和漏極形成。通常MOS晶體管柵電容要比其棚-源電容大一個數量級。因此與利用柵-源電容相比較的話，具有電容器113利用柵電容的半導體集成電路在大小上能夠降低大約十分之一。類似地，電容器114最好通過耦合MOS晶體管源極和漏極形成。假設構成控制電路6的倒相器輸出端數是4，為通過利用控制電路6柵-源電容使驅動器5供給電勢的變化最小，控制電路6晶體管的體積一定為四倍。當利用柵電容的耦合電容器用于使電勢變化最小化時，僅僅需要增加控制電路6柵面積大約為1.3倍。因此，能夠降低電流消耗和布線面積的增加。
通常半導體集成電路裝有多個諸如驅動器5的驅動器以驅動多個負載。在這種情況下，因其柵電勢變化引起的構成驅動器之MOS晶體管源電勢的變化依數據圖形而不同。
例如，假設圖14A所示半導體集成電路裝有11個驅動器，即半導體集成電路輸出8位數據。在八位同時以相同方向變化時，由于在八個驅動器源節點處出現的噪聲引起數據傳輸的延遲比其它任何情況下都大。這是因為由于經柵-源寄生電容出現在驅動器源節點處的八個驅動器柵電勢的變化引起的各個噪聲是迭加的。這是最壞的情況。
在八位中的七位同時以相同方向變化而剩余一位以不同方向變化的情況下，由于出現在相反方向轉換的一位之驅動器源節點處的噪聲引起該一位數據傳輸被加強。這是因為對應于七位的噪聲用于增加剩余一位的柵-源電勢。這是最好的情況。
圖4是表示在最好情況和最壞情況下輸入和輸出常規半導體集成電路之驅動器的信號波形的曲線圖。假定圖14A所示常規半導體集成電路裝有上述的八個驅動器。
正如從圖4所見，在最壞情況下，常規半導體集成電路不能正常工作。
現在假設圖3半導體集成電路31裝有八個驅動器，即半導體集成電路31輸出八位數據。圖5是表示在最好情況和最壞情況下輸入和輸出八個驅動器之一個的信號波形的曲線圖。正如從圖5所見，裝有穩定器10和10’的半導體集成電路31能夠在最好情況和最壞情況下傳遞數據。
該結果的模擬示于圖5，圖3所示電容器113和114的電容值設定為足夠大以減低最壞情況下的噪聲。這導致干擾最好情況下的波形。通過優化電容器113和114的電容值能夠實現最壞情況下的噪聲布制和最好情況下的波形穩定。
盡管圖3A所示半導體集成電路31裝有穩定器10和10’，其可以裝有僅僅一個穩定器。圖6是根據本發明之例3的半導體集成電路的電路圖。
參考圖6，本例半導體集成電路41包括為n型MOS倒相器的驅動器5，控制驅動器5的控制電路6，和穩定器10。
驅動器5包括n型MOS晶體管104和105。控制電路6包括P型MOS晶體管203和205，n型MOS晶體管204和206的節點24。穩定器10包括耦合節點9和節點24的內部接線51。
下面將說明半導體集成電路41的工作。圖6中除那些黑線表示之外，用間斷線表示用于說明電路相關點處電勢變化的標記。應注意，實標記線代表電勢變化的一個序列，同時間斷線標記代表電勢變化的另一個序列，如下述。這也適于下面的相關附圖。
當電路不工作時，節點A和B電勢為LOW。當激活驅動器5并輸出高電平信號時，僅有節點B的電勢為HIGH。當激活驅動器5并輸出低電平信號時，僅有節點A的電勢為HIGH。如果兩個n型MOS晶體管104和105都打開，貫通電流從電源VDDQ流過節點9。因此禁止這種邏輯組合。
當黑線所示信號輸入端子C時，節點A電勢從LOW變到HIGH。這使接點P1電勢從HIGH變到LOW。即節點A電勢與接點P1電勢的變化反向變化。這引起節點9電勢升高。節點9電勢的這種變化導致從驅動器5的信號輸出的傳輸率降低。然而實際上，由于圖6所示本例之半導體集成電路41裝有穩定器10，從驅動器5的信號輸出的傳輸率下降能被減輕，理由如下。
因當節點A電勢上升時端子C電勢下降，由于n型MOS晶體管206的柵一源電容引起節點24電勢下降。由于節點24通過穩定器10與節點9耦合，節點9電勢的上升被減緩。
相反，當虛線所示信號輸入端子C時，節點A電勢從HIGH變到LOW。這使接點P1電勢從LOW變到HIGH。即節點A電勢變化與接點P1變化反向。這引起節點9電勢下降。節點9電勢的這種變化導致從驅動器5的信號輸出的傳輸率下降。然而實際上，由于圖6所示本例之半導體集成電路41裝有穩定器10，從驅動器5信號輸出傳輸率的下降能被減輕，理由如下。
因當節點A電勢下降時端子C電勢上升，由于n型MOS晶體管206柵-源電容而引起節點24電勢上升。因節點24通過穩定器10與節點9耦合，節點9的電勢下降減輕。
此時，不必考慮因節點B電勢變化引起的電源電壓的改變，理由如下。
當實線所示信號輸入端子D時，節點B電勢從HIGH變到LOW。這使接點P1電勢從HIGH變到LOW。換言之，節點B電勢的變化與接點P1電勢的變化相同。因此，電源VDDQ的電壓變化用于提高從驅動器5信號輸出的傳輸率。
當間斷線所示信號輸入端子D時，節點B電勢從LOW變到HIGH。這使接點P1電勢從LOW變到HIGH。換言之，節點B電勢變化與接點P1電勢變化相同。因此，電源VDDQ的電壓變化用于提高從驅動器5信號輸出的傳輸率。
本例中，n型MOS晶體管206的柵-源電容與n型MOS晶體管105的柵-源電容最好做的彼此相等。為獲得這種相等的柵-源電容，n型MOS晶體管105和206的柵寬可做的彼此相等。
圖6所示穩定器10包括節點24和節點9之間的耦合。另外，穩定器10可以包括節點9和電勢變化與n型MOS晶體管105柵極電勢變化反向的節點之間的耦合。
下面，參考圖7和8，所選例3半導體集成電路例子為穩定器10采用電容器，其用于耦合節點9和連接到節點9電勢變化與n型MOS晶體管柵級電勢變化反向的節點。
圖7所示穩定器10包括耦合節點9和節點C的電容器213。隨節點A電勢下降，節點9電勢也下降。然而同時，由于當節點A電勢下降時節點C電勢升高，節點9電勢由于電容器213的電容而被變到較高的電平。這導致減輕節點9電勢的下降。當節點A電勢升高時，穩定器10還減輕節點9電勢的上升。
電容器213的電容最好基本上等于n型MOS晶體管105柵極和源極之間電容。電容器213最好通過耦合圖3B所示MOS晶體管源極和漏極形成。
圖8所示穩定器10包括耦合節點9和節點B的電容器216。隨著節點A電勢下降，節點9電勢也下降。然而同時，由于當節點A電勢下降時節點B電勢上升，節點9電勢因電容器216電容而變化到較高電平。這導致減輕節點9電勢的下降。穩定器10還減輕當節點A電勢上升時節點9電勢的上升。
電容器216最好基本上等于n型MOS晶體管105柵極和源極之間電容。電容器216最好通過耦合圖3B所示MOS晶體管源極和漏極形成。
本例中，驅動器5為C-MOS驅動器或N-MOS驅動器。作為選擇，本例驅動可以由開漏晶體管構成。
下面，參考圖9說明使用開漏型驅動器的例子。
參考圖9，半導體集成電路61包括開漏型驅動器5，控制驅動器5的控制電路6，以及穩定器10。
驅動器5包括n型MOS晶體管103。控制電路6包括P型MOS晶體管201,n型MOS晶體管202，及節點25。穩定器10包括耦合節點25和節點9的內部接線52及耦合節點IN和節點9的電容器114。通過這種結構，圖9所示穩定器10減輕節點9電勢的變化。
電容器114的電容最好基本上等于由于從型MOS晶體管103柵-源電容減去n型MOS晶體管202棚-源電容所獲得的值。電容器114最好通過耦合圖3B所示MOS晶體管源極和漏極形成。
圖9所示穩定器10包括僅僅一個內部接線52和電容器114。當圖9所示穩定器10僅包括內部接線52時，n型MOS晶體管103的柵-源電容最好基本上等于n型MOS晶體管202的柵-源電容。
當圖9所示穩定器10僅包括電容器114時，電容器114的電容最好基本上等于n型MOS晶體管103的柵-源電容。
圖10是根據本發明之例4的半導體集成電路的電路圖。本例的半導體集成電路中，電勢變化與用于驅動負載的驅動器的MOS晶體管柵級電勢變化反向的節點和與MOS晶體管源極連接的節點是耦合的。
參考圖10，本例半導體集成電路71包括用于驅動負載(未示出)的驅動器5，用于控制驅動器5的控制電路6，和穩定器10和10’。
驅動器5包括P型MOS晶體管101和n型MOS晶體管102。控制電路6包括倒相器72和73及NAND電路74。
穩定器10包括用于耦合節點9和節點75的電容器902及用于耦合節點9和節點IN的電容器904。穩定器10’包括用于耦合節點9’和節點75的電容器906及用于耦合節點9’和節點IN的電容器908。
即，本例中，電勢變化與用于驅動負載的驅動器的MOS晶體管柵級電勢變化反向的節點和與MOS晶體管源極連接的節點是耦合的。
圖10所示控制電路6中，倒相器72和73及NAND門74串聯設置。諸如倒相器的邏輯元件的這種串聯配置中，“電勢變化與用于驅動負載的驅動器的MOS晶體管柵級電勢變化反向的節點”可以對應于任何其它串聯配置的邏輯元件的輸入節點。換言之，各穩定器10和10’利用電容器把用于驅動負載的驅動器5的MOS晶體管源極與控制電路6任何其它的邏輯元件的輸入節點耦合起來，耦合到節點9的輸入節點之一可以是直接與驅動器5相連接的邏輯元件的輸入節點。
電容器902和904電容的和可以基本上等于P型MOS晶體管101的電容。類似地，電容器906和908電容的和可以基本上等于n型MOS晶體管102的電容。
各電容器902,904,906和908最好通過耦合圖3B所示MOS晶體管源極和漏極形成。
盡管圖10半導體集成電路71包括穩定器10和10’，其可以僅包括其中一個穩定器。
盡管圖10所示本例穩定器10包括電容器902和904，其可包括其中一個電容。另外，穩定器10還可包括用于耦合節點9和電勢變化與MOS晶體管101棚極電勢變化反向的節點的電容器。
在穩定器10只包括一個電容器的情況下，P型MOS晶體管101的柵-源電容最好基本上等于電容器的電容。
類似地，盡管圖10所示本例穩定器10’包括電容器906和908，其可以只包括其中一個電容器。另外，穩定器10’還可包括用于耦合節點9和電勢變化與MOS晶體管102柵極電勢變化反向的節點的電容器。
在穩定器10’只包括一個電容器的情況下，P型MOS晶體管102的柵-源電容最好基本上等于電容器的電容。圖11是根據本發明之例5的半導體集成電路的電路圖。
參考圖11，本例半導體集成電路81包括用于驅動負載(未示出)的驅動器5，用于控制驅動器5的控制電路6，和穩定器10。
驅動器5包括多個倒相器。控制電路6包括緩沖器部分2和信號發生部分3。緩沖器部分2包括多個到相器，同時信號發生部分3包括多個諸如倒相器的邏輯單元。緩沖器部分2和驅動器5共同相同電源。確切地說，緩沖器部分2的倒相器和驅動器5的倒相器連接正電源VDDQ和負電源VSSQ。驅動器5倒相器，緩沖器部分2和信號發生部分3可以是C-MOS晶體管。
常規驅動器中，每個倒相器裝有獨立電源。這種結構中，驅動器供給電勢隨輸入驅動器信號電勢變化而變化。供給電勢的這種變化延遲驅動器工作，因而限制了數據傳輸頻率。
然而本例中，由于緩沖器部分2和驅動器5共同相同電源，因此驅動器工作未被延遲，理由如下。
緩沖器部分2倒相器柵電勢的變化改變緩沖器部分2倒相器的供給電勢。類似地，驅動器5倒相器柵電勢的變化改變驅動器5倒相器的供給電勢。緩沖器部分2供給電勢的變化與驅動器5供給電勢的變化反向。由于緩沖器部分2和驅動器5共用相同電源，驅動器5供給電勢的變化被緩沖器部分2供給電勢的變化抵消。
如上述，常規驅動器很難在1GHz或更高頻率下穩定地驅動負載(見圖4)。原因是在外部正電源VDDQ和接點P2之間存在由焊線產生的電感L和在外部負電源VSSQ和接點P3之間存在由焊線產生的電感L(見圖14)。這種電感作為阻抗，阻止了正電源VDDQ和負電源VSSQ處電勢變化的穩定。焊線阻抗Z由Z=jWL(w=2πf)表示。焊線電感通常在納亨量級(nH)。因此，如果正電源VDDQ和負電源VSSQ電勢變化的頻率對應在GHz量級，則因數+毫安電流噪聲引起產生數百毫伏的電勢變化。因為焊線電感，由噪聲引起的電勢變化隨噪聲頻率較大而較大。
圖12表示圖11所示半導體集成電路81的驅動器5輸入和輸出信號之間關系的模擬結果。這種情況下，半導體集成電路81裝有八個驅動器5輸出8位數據。如上述，在八位同時以相同方向傳輸的情況下，由于出現在八個驅動器源極節點的噪聲，使此時數據傳輸的延遲比所有其它情況下都大。這是最壞的情況。在八位中的t位同時以相同方向傳輸而剩余一位以不同方向傳輸的情況下，由于出現在以相反方向傳輸的一位驅動器源極節點的噪聲，使該一位的數據傳輸加強。這是最好的情況。正如從圖12所見，裝有穩定器10的半導體集成電路81在最好情況和最壞情況下都正常工作。
確切地說，本例中，由于緩沖器部分2和驅動器5公用相同電源，驅動器5供給電勢的變化被緩沖器部分2供給電勢的變化抵消，如上述。這使得可在高于1GHz頻率下驅動負載。甚至在大于1.6GHz頻率下驅動負載也是可能的。圖13是根據本發明之例6的半導體集成電路的電路圖。
參考圖13，本例半導體集成電路91包括用于驅動負載(未示出)的驅動器5，用于控制驅動器5的控制電路6，和穩定器10和10’。
驅動器5包括P型MOS晶體管101和n型MOS晶體管102。控制電路6包括連接到電源VDD和VSS的倒相器。穩定器10包括用于耦合電源VSS和節點9的電容器117。穩定器10’包括用于耦合電源VDD和節點9’的電容器118。
例6中，驅動器5電源增加了濾波電容器117和118。這提高了電源能力。
假設在圖13黑粗線所示節點A電勢從HIGH變到LOW的情況。電源VSS接收從節點A釋出的電荷使節點A電勢下降。這暫時升高了與節點A連接的電源VSS的電勢。當MOS晶體管101源極節點9通過電容器117連接電源VSS時，源極節點帶有噪聲，其隨節點A電勢下降基本上同時提升了源極節點9的電勢。這減輕了因節點A電勢下降引起的源極節點9勢的下降。此時，由于電源VDD與節點A隔開，電源VDD電勢很難因節點A電勢變化而改變。換言之，MOS晶體管101源極節點9最好應當與電源VSS耦合用于產生電容，而不是與電源VDD耦合。
至于節點9中，MOS晶體管102的源極節點9’通過電容器118與電源VDD耦合。這減輕因節點A電勢上升引起的源極節點9’的噪聲。
通過形成n型MOS晶體管的電容器117，此時柵級接節點9，源/漏極接電源VSS，能夠有效地利用柵電容。這是因為，由于節點9電勢高于電源VSS電勢，在n型MOS晶體管源和漏極之間形成了隧道。當P型MOS晶體管形成電容器117時，通過把P型MOS晶體管柵極接到電源VSS及把其源/漏極接到節點9，能夠獲得柵電容的有效利用。至于電容器118，通過改變上述電容器117情況下的極性，能夠基本上獲得相同的效果。
在上面1至6例中，驅動器5可以為C-MOS型，N-MOS型，或者開漏型。控制電路6可以是諸如倒相器和NAND門的邏輯門。
因此，根據本發明，能夠穩定驅動器工作時電源VDDQ和VSSQ電平的變化，因而能夠減輕輸出電壓的不良上升。
在本發明范圍之內，本領域技術人員能夠輕地做各種改變修改，這是顯而易見的。因此所附權利要求范圍不應當認為僅限這里所做說明，相反應當做更廣的詮釋。
權利要求
1．一種半導體集成電路，包括一包含MOS晶體管的驅動器，用于驅動一負載；和一用于穩定因MOS晶體管柵一源寄生電容引起的MOS晶體管的源極電壓變化的穩定器。
2．根據權利要求1的半導體集成電路，其中，驅動器在1GHz或更高頻率驅動負載。
3．根據權利要求1的半導體集成電路，其中，當MOS晶體管的源極電勢從第一電勢變到不同于第一電勢的第二電勢時，穩定器給源極提供電荷以便穩定源極電勢的變化。
4．根據權利要求1的半導體集成電路，還包括含MOS晶體管的用于產生由驅動器接收的信號的邏輯電路，其中穩定器包括用于把驅動器MOS晶體管的源極和邏輯電路MOS晶體管的源極耦合到第一電源的耦合器。
5．根據權利要求4的半導體集成電路，其中，第一電源包括接地電源和電勢高于接地電源的電勢的電源之一。
6．根據權利要求1的半導體集成電路，還包括一邏輯電路，其中穩定器包括用于耦合驅動器MOS晶體管的源極和電勢變化與驅動器MOS晶體管柵極電勢變化反向的邏輯電路節點的電容器。
7．根據權利要求6的半導體集成電路，其中，電容器包括一其漏極和源極相互耦合的饋入效應晶體管。
8．根據權利要求1的半導體集成電路，其中，驅動器還包括與MOS晶體管串聯連接的附加MOS晶體管，穩定器包括第一電源和不同于第一電源的第二電源，和耦合到MOS晶體管的源極及第一電源的第一電容器，耦合到附加MOS晶體管的源極和第二電源的第二電容器。
9.根據權利要求8的半導體集成電路，其中，各第一和第二電容器包括其漏極和源極相互耦合的饋入效應晶體管。
全文摘要
本發明之半導體集成電路包括:含MOS晶體管用于驅動負載的驅動器;及用于穩定因MOS晶體管柵—源寄生電容引起的MOS晶體管源極電壓變化的穩定器。
文檔編號H03K19/017GK1208931SQ9811986
公開日1999年2月24日 申請日期1998年7月30日 優先權日1997年7月30日
發明者巖田徹, 赤松寬范, 平田貴士 申請人:松下電器產業株式會社