專利名稱：半導體集成電路的制作方法
技術領域：
本發明涉及一種可能會被靜電放電損壞的半導體集成電路，而更具體地說涉及一種半導體集成電路，其設置有作為轉換門的金屬絕緣體半導體(MIS)晶體管。
一般而言，當集成電路尺寸變得很大時，人們主要關心的是由于靜電放電而造成的半導體集成電路的擊穿問題。相應地，人們使用各種模型(諸如人體模型、帶電器件模型及帶電封裝模型)分析集成電路的靜電擊穿問題。這需要在每種模型的情況下使集成電路不會產生靜電擊穿問題。尤其是，針對帶電器件模型和帶電封裝模型的情況，通常需要集成電路耐大約600V的靜電。
為防止靜電放電，在日本專利07169962A(1985)中揭示了一種半導體電路，其在外部端子與輸出MOSFET的柵極間連有保護MOSFET，其中保護MOSFET的溝道長度大于或等于輸出MOSFET的溝道長度。
保護MOSFET的柵極接上一個合適的電壓源，以在正常狀態下斷開保護MOSFET。如果將一個非正常的高壓施加到保護MOSFET上，保護MOSFET被導通以防止輸出MOSFET的氧化膜的斷裂。
在日本專利63-181469A(1988)中還揭示了另一種保護電路，其中保護MOSFET被設置在輸出MOS晶體管的柵極與源極之間。此保護電路可防止在浪涌電壓被輸入到輸入MOS晶體管中時輸入MOS晶體管的絕緣膜的靜電斷裂。
近期的高速DRAM都通常設置有由輸出接頭與內部電路間的MIS晶體管構成的轉換門，其中MIS晶體管的柵極與電壓源相連而其漏極與內部電路相連，其源極通過一個寄存器與輸出接頭或外部端子相連，將諸如二極管的保護元件插在輸入接頭與地之間，由此可防止由于靜電放電而造成的擊穿。
上述的轉換門用于限制外部信號的振幅并使外部信號的計時與內部電路的計時相配合。
然而，在參考文獻1中，在應被保護的輸出晶體管的數目增多時，保護MOSFET的數目也增大。因此，如上述參考文獻中所揭示的傳統電路存在一個缺點，即，電路結構變得復雜而集成度也不會提高。另外，由于電路結構變得更加復雜，從而需防止保護MOSFET其自身的擊穿。在參考文獻2中，保護MOSFET其自身在惡劣條件下會擊穿。
此外，在諸如對每個輸入接頭都提供有一個轉換門DRAM的半導體集成電路的情況下，在針對帶電器件模型的實驗期間，當逐漸充電的電荷急降地放電時，本發明的發明人發現被用作轉換門的MIS晶體管的柵絕緣膜在靜電放電的情況下很容易被擊穿。事實表明即使通過將任何的保護元件插在輸入接頭與地之間也無法防止擊穿的發生。
因此，本發明的一個目的是提供一種保護元件，其具有帶電裝置模型實驗中所需的很高的穩定電壓。
本發明的另一個目的是提供一種箝位件，其能將集成度的降低抑制到最小。
本發明的另一個目的是提供一種半導體集成電路，其具有一個帶保護元件的轉換門用于防止絕緣膜的斷裂。
根據本發明，其提供一作為箝位件的寄生雙極晶體管用于防止半導體集成電路的擊穿。
此外，根據本發明，其提供一半導體集成電路，它包含一輸入接頭及一內部電路，其中轉換門被連在輸入接頭與內部電路之間。轉換門連有一箝位件，箝位件可以為雙極晶體管或其柵極具有厚的絕緣膜的MOS晶體管。
根據上述的本發明，作為帶有箝位件的轉換門的MIS晶體管可被保護而防止擊穿。
圖1為本發明半導體集成電路的電路圖2為本發明半導體集成電路的另一電路圖；下面參考附圖對本發明的最佳實施例進行描述。
圖1中所示的本發明的半導體集成電路包含輸入接頭10和內部電路11。此外，包含一MIS晶體管的轉換門18連在輸入接頭10與內部電路11之間，這里，可用輸出接頭代替輸入接頭10。
具體地，保護電路15包含諸如二極管、寄存器17等的保護元件16，通過內部電壓源或外部電壓源向MIS晶體管18的柵極提供電壓Vg。
此外，箝位件20被連在柵極與MIS晶體管18的源極或漏極之間，箝位件20與MIS晶體管18相鄰。
這里，假設未插入箝位件時對保護電路的作用進行描述。在此情況下，在人體模型中被提供給輸入接頭10的靜電壓被保護元件16箝位。因此，可防止過高的電壓被施加到內部電路11上。
此外，因作為轉換門的MIS晶體管18連有保護元件16及內部電路11，從而在正常狀態下，來自輸入接頭10的輸入信號幅度受到限制。
在帶電裝置模型中，裝置被緩慢充電，然后某一管腳(如輸入接頭10)被陡然放電，在上述的緩慢充電過程中，圖1中所示的全部節點被充電，然后，接頭10被突然放電，而同時電源線的放電被延遲，因此，過量的高壓被提供到MOS晶體管18，這將導致MOS晶體管18的擊穿。
發明人已經發現擊穿的原因是在連有MIS晶體管18的線路上放電，并發現了一種防止擊穿的方法，如圖1中所示，用與MIS晶體管18的源極及柵極相連的箝位件20可防止柵絕緣膜的擊穿。
二極管，MOSFET及寄生雙極晶體管都為公知的箝位件。例如，作為箝位件的MIS晶體管連在MIS的柵極與MIS晶體管的源極或漏極之間。換句話說，作為箝位件的MIS晶體管的柵極與MIS晶體管18的輸入相連，寄生雙極晶體管的發射極及集電極用作箝位件的端子成為雙端子元件。
圖2中所示的本發明的另一個實施例包含與輸入接頭10對應的輸入及輸出(I/O)接頭10、與保護電路16對應的為二極管連接方式的MOS晶體管26及電阻32、內部電路11中的P溝道MOS晶體管27和N溝道MOS晶體管28、及與N溝道MOS晶體管28的柵極及源極相連的雙極晶體管29。雙極晶體管29與N溝道MOS晶體管28相鄰。
I/O接頭10與NMOS晶體管36及負載NMOS晶體管37的源極相連，負載NMOS晶體管37的柵極與NMOS晶體管41的漏極相連，此外，NMOS晶體管41的源極與NMOS晶體管36與NMOS晶體管37公共接點相連。此外，NPN晶體管42的發射極及集電極連在NMOS晶體管41的源極與柵極之間。NPN晶體管為寄生雙極晶體管，NPN晶體管42的作用是如圖1中所示的箝位件20。NMOS晶體管41及NPN晶體管42通過第三電阻43與地相連。因此，如圖2中所示的電路與圖1中電路功能類似。
如圖1中所示，NPN晶體管29同樣具有箝位件20的功能。
雖然已對本發明的最佳實施例進行了描述，但須明確對于本領域技術人員而言所作的各種修改及變化都在本發明范圍內。
例如，在電路元件中具有比其它MOS或MIS晶體管的柵絕緣膜厚的絕緣膜的MOS或MIS晶體管都可用作替代寄生雙極晶體管的箝位件。
權利要求
1.一種半導體集成電路，其特征在于包含一輸入接頭；一內部電路；一連接在所述輸入接頭與所述內部電路之間的轉換門；及一箝位件，其與所述轉換門相連用于保護所述轉換門。
2.根據權利要求1所述的半導體集成電路，其特征在于所述轉換門為MIS晶體管，其源極或漏極與所述內部電路相連；及所述箝位件連在所述MIS晶體管的柵極與所述MIS晶體管的所述源極或所述漏極之間。
3.根據權利要求2所述的半導體集成電路，其特征在于所述MIS晶體管的柵極與內部電壓源或外部電壓源相連。
4.根據權利要求2所述的半導體集成電路，其特征在于所述箝位件為寄生雙極晶體管。
5.根據權利要求2所述的半導體集成電路，其特征在于所述箝位件為另一個MIS晶體管，其柵極包含一比作為所述轉換門的所述MIS晶體管的絕緣膜厚的絕緣膜。
6.根據權利要求5所述的半導體集成電路，其特征在于所述轉換門的柵極與所述箝位件的源極或漏極相連；所述箝位件的柵極與所述箝位件的源極或所述漏極相連；所述箝位件的所述源極或所述漏極與所述轉換門的所述的源極或漏極相連。
7.根據權利要求1所述的半導體集成電路，其特征在于所述箝位件與所述轉換門相鄰。
8.一種半導體集成電路，其特征在于包含一輸入接頭；一MIS晶體管，其柵極與電源或地相連，其中所述MIS晶體管的源極或漏極與所述輸入接頭相連；及一箝位件，其連在所述柵極與所述源極或所述漏極之間。
9.根據權利要求8所述的半導體集成電路，其特征在于所述箝位件包括一寄生雙極晶體管。
10.根據權利要求8所述的半導體集成電路，其特征在于所述箝位件為另一個MIS晶體管，其柵極包含一比作述MIS晶體管的絕緣膜厚的絕緣膜。
11.一種半導體集成電路，其特征在于包含一輸入接頭；一MIS晶體管，其柵極與所述輸入接頭相連，所述MIS晶體管的源極或漏極與電源或地相連；及一連在所述柵極與所述源極或所述漏極間的箝位件，其包括一個與所述MIS晶體管相鄰的寄生雙極晶體管。
12.一種半導體集成電路，其特征在于包含一輸入接頭；一MIS晶體管，其柵極與所述輸入接頭相連，其中所述MIS晶體管的源極或漏極與電源或地相連；及一連在所述柵極與所述源極或所述漏極間的箝位件，其包括另一個MIS晶體管，該MIS晶體管的柵極包含一比所述MIS晶體管的絕緣膜厚的絕緣膜。
全文摘要
一種帶有防止靜電放電保護電路的半導體集成電路,其中一個箝位件與MIS晶體管相連,以在帶電器件模型下防止擊穿,一寄生雙極晶體管、MOS晶體管或其柵極由比轉換門的絕緣膜厚的絕緣膜構成的MIS晶體管可用作箝位件。
文檔編號H03K5/08GK1213178SQ9811931
公開日1999年4月7日 申請日期1998年9月11日 優先權日1997年9月12日
發明者藤井威男, 成田薰, 堀口洋子 申請人:日本電氣株式會社