半導體集成電路的制作方法

專利名稱：半導體集成電路的制作方法
技術領域：
本發明是申請日為95年1月8日、申請號為95101330.0、發明名稱為“邏輯合成方法及半導體集成電路”的發明專利申請的分案申請。
本發明涉及半導體集成電路的邏輯合成方法的改進，更具體地說，涉及一種能降低功耗又不增加關鍵路徑的延遲時間的半導體集成電路。
目前，在半導體集成電路的設計中，用寄存器傳送層(以下簡稱為RTL)的功能記述來表示作為開發對象的半導體集成電路，并用此RTL記述來進行邏輯合成，這樣，就采用了生成要開發的半導體集成電路的順序設計。
圖24給出了現有技術的RTL記述。圖25給出了應用RTL記述由邏輯合成所生成的邏輯電路(半導體集成電路)。
圖24的RTL記述是在功能層明確規定了多個寄存器間數據傳送的一種記述。在該圖的RTL記述中，r1、r2、r3、r4為寄存器，func1、func2、func3、func4為上述寄存器間組合電路的功能的記述，assign語句和always語句是記述各寄存器與各組合電路的連接關系的語句。
由圖24的RTL記述合成邏輯電路時，通過給出面積或速度的制約條件，用面積和速度的折衷(trade-off)曲線來決定電路、在由述RTL記述生成的圖25所示的邏輯電路中，101、103、105和107是用邏輯合成把明示于上述RTL記述中的寄存器r1、r2、r3、r4進行了變換(映射)后的觸發電路，它們直接與示于上述圖24的RTL記述中的寄存器r1、r2、r3、r4相對應。108是時鐘緩沖器。100、102、104和106是與圖24的RTL記述中的func1、func2、func3、func4相對應的組合電路(組合邏輯電路)。上述組合電路100、102、104和106是從圖24的RTL的功能記述出發作為面積和速度折衷曲線上的一個電路而進行了變換后的電路。
如假定工作頻率為f，負載電容為C，電壓為V，則半導體集成電路的功耗P可用下式來表示P=f·C·V2所以，降低半導體集成電路的功耗有降低工作頻率f、減小負載電容C和降低電源電壓V三種方法，而且降低電源電壓時降低功耗的效果最好。
但是，若將電源電壓設置得低，則在構成邏輯電路的多個路徑中具有最大延遲時間的關鍵路徑的延遲時間也要增大。
特開平5-299624號公報公開了一種邏輯門電路，其中的多數個不需以高速操作的邏輯門電路用低電壓源驅動，其余的需要高速操作的邏輯門電路用高電壓源驅動。但是，上述日本專利申請沒有公開在使用低壓電源和高壓電源這兩種電壓源時考慮到關鍵路徑的問題。
當從以上述那樣低電壓源驅動的低速工作型的邏輯門電路向以高電壓源驅動的高速工作型的邏輯門電路傳送數據時，例如特開平5-67963號公報所公開的那樣，就需在此兩個邏輯門電路之間配置電平變換電路以便把用低電壓源驅動的邏輯門電路的輸出電平變高。但是，示于上述圖25的各個組合電路是由例如示于圖26或圖27的那種多個邏輯門構成的電路，故在該圖的組合電路中，若假定關鍵路徑為圖中粗線所示的路徑，則在用高電壓源驅動這一關鍵路徑時就必須在各圖中以符號O所表示的多個位置(此位置的數目在圖26中為8處，在圖27中為12處)上判斷且配置電平變換電路。在集成度高的半導體集成電路中，組合電路的數目極其多，同時，構成各組合電路的邏輯門電路的數目也極多。因而，在集成度如此高的半導體集成電路中，在具有關鍵路徑的一個組合電路里，需要電平變換電路的位置的數目將變得很多，而具有關鍵路徑的組合電路的數目也很多。所以，整個集成電路中所需電平變換電路的數目將變成一個龐大的數字。結果，在集成度高的半導體集成電路的設計中，雖然可以用極少的組合電路來判斷需設電平變換電路的位置且配置所需的電平變換電路，但在整個半導體集成電路中判斷上述電平變換電路的配置位置既繁雜又麻煩，還要很長的時間，故設計工作非常復雜。
本發明的目的在于提供一種不增加關鍵路徑的延遲時間、功耗低的半導體集成電路。
換句話說，本發明試圖利用公開號為5-299624號日本專利申請的技術來降低半導體集成電路的總的功率消耗，其方法是僅利用高壓驅動構成關鍵路徑的邏輯門電路，而不增加關鍵路徑的延遲時間。
為了實現上述目的，本發明著眼于以下兩點。第1，如圖25所示，由于半導體集成電路由多個寄存器和位于各寄存器之間的多個組合電路組成，所以，如果在寄存器上配置有電平變換電路，則無需在多個組合電路里各個位置(即在用高電壓源驅動關鍵路徑的情況下需進行電平變換的位置)上逐個配置電平變換電路，從而可以減少電平變換電路的配置位置數。第2，如上所述，如果在寄存器中配置電平變換電路，則在用此電平變換電路傳送數據的組合電路中，雖然有必要用高電壓源驅動該組合電路整體，但在半導體集成電路中，存在于關鍵路徑中的邏輯門的數目約占構成整個集成電路的邏輯門數的5％，故具有關鍵路徑的組合電路數在組合電路總數中所占的比率很小，因此，即使是用高電壓源驅動具有關鍵路徑的組合電路也不會明顯招致功耗的增大。
本發明的半導體集成電路包括一由低電壓源驅動的第一邏輯門電路；一由高電壓源驅動的第二邏輯門電路；以及多個組合電路，各個組合電路設置在一個信號傳輸路徑上，其中，所述半導體集成電路包括一個包括第二邏輯門電路的第一組合電路，形成所述第二邏輯門電路使某個為關鍵路徑的特殊的信號傳輸路徑的信號傳輸延遲時間等于或小于設計上的延遲上限值。
由于在這里用高電壓源驅動具有關鍵路徑的所有組合電路，故可以把該關鍵路徑的時間延遲抑制到不超過設計上容許的延遲上限值。另外，由于在位于具有關鍵路徑之組合電路的前級的寄存器中配置有一個電平變換電路，故和用高電壓源僅驅動關鍵路徑的情況相比，可以減少必須的電平變換電路的數目，因而使半導體集成電路的設計變得極其容易。而且，即使是用高電壓源驅動具有關鍵路徑的所有組合電路，由于從組合電路全體來看，具有該關鍵路徑的組合電路的數目極其之少，故可以把功耗的增加抑制得很少。另一方面，因為用低電壓源驅動無關鍵路徑的大量的組合電路，故功耗顯著地降低。結果可以謀求整個半導體集成電路的低功耗化。
對照附圖閱讀以下的詳細說明，本發明的上述目的和新特征將會更加清楚。
附圖給出了本發明的理想的實施例。


圖1是圖像處理系統的整體概略構成圖。
圖2是半導體芯片的整體概略構成圖。
圖3給出了本發明的實施例中半導體集成電路的多個寄存器與多個組合電路的連接關系。
圖4是沒有電平變換電路的觸發電路的結構圖。
圖5是有電平變換電路的觸發電路的結構圖。
圖6(a)示出了電平變換電路的具體的結構。
圖6(b)示出了電平變換電路的另一種具體的結構。
圖7是無電平變換電路的鎖存電路的結構圖。
圖8是有電平變換電路的鎖存電路的結構圖。
圖9示出了邏輯合成裝置的整體概略結構。
圖10給出了硬件記述語言。
圖11示出了網絡表(Net List)。
圖12給出了示意電路圖。
圖13給出了半導體集成電路的邏輯合成方法。
圖14示出了半導體集成電路的另一種邏輯合成方法。
圖15示出了圖13的邏輯合成法的變形例。
圖16示出了圖14的另一種邏輯合成法的變形例。
圖17(a)是在第1工序中把組合電路變換為第2組合電路的說明圖。
圖17(b)是在第2工序中把第1組合電路再變換為第2組合電路的說明圖。
圖17(c)為在第2工序中起因于向第2組合電路的再變換而把第1組合電路再變換為第2組合電路的說明圖。
圖17(d)是把寄存器變換為具有電平變換電路的觸發電路的說明圖。
圖18示出了待開發的另一種半導體集成電路。
圖19是無電平變換電路的掃描觸發電路的結構圖。
圖20是有電平變換電路的掃描觸發電路的結構圖。
圖21是無電平變換電路的另一種掃描觸發電路的結構圖。
圖22是有電平變換電路的另一種掃描觸發電路的結構圖。
圖23(a)示出了現有技術的例子中半導體集成電路的信號傳輸延遲和具有該延遲的組合電路的個數的分布。
圖23(b)示出了本發明的實施例中半導體集成電路的信號傳輸延遲和具有該延遲的組合電路的個數的分布。
圖24示出了寄存器傳送層的記述。
圖25示出了現有技術的半導體集成電路的邏輯電路。
圖26示出了在任意的半導體集成電路中用高電壓源僅驅動關鍵路徑時電平變換電路的配置位置。
圖27示出了在另一種任意的半導體集成電路中用高電壓源僅驅勸關鍵路徑時電平變換電路的配置位置。
以下，依照附圖來說明有關本發明的各最佳實施例。
圖1示出了具有本發明半導體集成電路的圖像處理裝置A的整體結構。在該圖中，10為將來自外部的信號進行模/數變換的A/D轉換器，11為通用DRAM。12是本發明的半導體集成電路，該第1個半導體集成電路在從上述DRAM11取出數據或使之存儲數據的同時進行圖像處理。13是控制上述第1半導體集成電路12的通用的進行控制的微處理器。14為從上述第1半導體集成電路12接收信號然后再進行圖像處理的第2半導體集成電路。
另外，15是配置在外部的例如3V的高電壓源。16是同樣地配置在外部的例如2V的低電壓源。圖中的圖像處理裝置A具有連接到前述高電壓源15上去的高壓布線17和連接到上述低電壓源16上去的低壓布線18。為求得圖像處理裝置A的低功耗化，低電壓源16作為用于進行圖像處理的第1和第2半導體集成電路12、14的電壓源，低壓布線18的低電壓僅供給第1和第2半導體集成電路12、14。另一方面，高壓布線17的高電壓供給其他的通用電路10、11、13。各電路10-14之間的接口電壓必須為高電壓，故高壓布線17的高電壓也供給用于進行圖像處理的兩個半導體器件12、14。
前述低電壓源16也可以是將高壓布線17的電壓用內部晶體管使之降壓(僅降低其閾值電壓的大小)后的內部低電壓。其構成已登載于例如特開平4-96369號公報，故其細節從略。這種情況下，不再需要配置于外部的低電壓源16。
圖2示出了用于前述圖像處理的第1半導體集成電路12的內部結構。在該圖中，20為芯片，21…為配置在前述芯片20外圍的多個輸入/輸出焊盤。22為除去前述多個輸入/輸出焊盤21…的配置區域之外的內部核心部分，在上述內部核心部分設有5個功能塊A-E。上述功能塊A-D是各自進行不同運算的運算處理電路，功能塊E例如是ROM、RAM等的小容量的存儲單元部分。
在前述用于進行圖像處理的第1半導體集成電路12中，本發明對前述內部核心部分22中用前述存儲單元部分構成的功能塊E以外的功能塊A-D均可適用。
圖3示出了前述第1半導體集成電路12的任意一個功能塊(例如A)的邏輯電路圖。
圖中的功能塊(半導體集成電路的一部分)示出了根據前述圖24的RTL記述進行了邏輯合成的邏輯電路。在該圖中，2、4、6、8分別是構成前述圖24的RTL記述的寄存器r1、r2、r3、r4的觸發電路。1、3、5、7分別是構成前述圖24的RTL記述的組合電路func1、func2、func3和func4且位于各寄存器r1-r4之間或前級的組合電路。在圖3中，為了使說明簡單起見，各組合電路的輸出僅僅輸入到次級觸發電路中，但有時也把信號傳送到其它組合電路上去。
前述觸發電路2、6、8是從前述2V的低電壓源16作為電壓源的2V系統，剩下的觸發電路4是以2V的低電壓源16和3V的高電壓源15這兩個電源為電壓源的2V/3V系統。前述2V/3V系統的觸發電路4如后所述有電平變換電路，而2V系統的觸發電路2、6、8沒有電平變換電路。再者，前述組合電路1、3和7是以2V的低電壓源16為電壓源的2V系統的組合電路(第1組合電路)，剩下的組合電路5，由于要求高速動作，所以是以3V的高電壓電源15為電壓源的3V系統的組合電路(第2組合電路)。
還有，9是以2V的低電壓源16為電壓源的2V系統的時鐘緩沖器(提供時鐘的電路)，它向前4個觸發電路2、4、6、8提供時鐘。
前述2V系統中沒有電平變換電路的觸發電路2、6、8的構成示于圖4。在該圖中，30是接受外部信號D的主鎖存器，31是串接于上述主鎖存器30輸出一側、且輸出互補的兩個信號的從屬鎖存器。由串聯連接的主鎖存器30和從屬鎖存器31構成數據暫存器36。32是連于前述從屬鎖存器輸出一側的輸出緩沖器。33是連于前述從屬鎖存器輸出一側的輸出緩沖器。33是用從外部輸入的時鐘CLK產生互補的內部時鐘CL、NCK的內部時鐘產生電路(時鐘供給電路)，這些電路30-33是以2V的低電壓源11為電壓源的2V系統。
具有前述2V/3V系統的電平變換電路的觸發電路4的構成示于圖5。該觸發電路4具備有結構和示于圖4的2V系統的觸發電路2相同的、串聯連接的主鎖存器30和從屬鎖存器31及內部時鐘產生電路33，同時還具有以3V的高電壓源15為電壓源的輸出緩沖器34和介于前述從屬鎖存器31與前述輸出緩沖器34之間的電平變換電路35。上述電平變換電路35是2V/3V系統。2V系統的從屬鎖存器31的互補信號間的電位差雖然是低電壓(2V)，但卻具有輸入此低電壓信號并將其變換成互補信號間的電位差為高電壓(3V)的高電壓信號而輸出的功能。
前述電平變換電路35的具體構成示于圖6(a)和(b)。在圖6(a)的電平變換電路35中，40和41是PMOS型晶體管，42和43是NMOS型晶體管，一側的PMOS晶體管40和一側的NMOS晶體管42串接，而另一側的PMOS晶體管41和另一側的NMOS晶體管43串接。這兩組串接電路分別被配置于3V的高電壓源15和地之間。前述一側的PMOS型晶體管40的柵極連到非串接一側的NMOS型晶體管43的漏極上，另一側的PMOS型晶體管41的柵極被連接到NMOS晶體管42的漏極。互補輸出從各個NMOS晶體管42、43的漏極取出。采用上述構成時，PMOS型晶體管40和NMOS型晶體管42、PMOS型晶體管41和NMOS型晶體管43分別起著倒相器的作用。就是說，當用圖5的從屬鎖存器31的互補輸出給一側的NMOS型晶體管43的柵極供以2V的低電壓、同時給另一側的NMOS型晶體管42的柵極供以0V時，則在NMOS型晶體管43開通的同時，NMOS型晶體管42關斷。與此相伴，在PMOS型晶體管40開通的同時另一側的PMOS型晶體管41關斷，所以，將一側NMOS型晶體管42的漏極連接到3V的高電壓源15上、同時另一側的NMOS型晶體管43的漏極接地，就得到了3V的高電位差的互補輸出。在圖6(a)的構成中，可以把圖5的從屬鎖存器31的互補輸出從2V的低電壓電平變換為3V的高電壓，而不會有穿通電流從3V的高電壓源15流向2V的低電壓源16，以及從3V的高電壓源15流向0V(接地)。
圖6(b)示了和前述不同的另一種具體構造的電平變換電路35′。該圖的電平變換電路35′不配置前述圖6(a)的電平變換電路35的兩個NMOS型晶體管42、43，而代之以配置兩個CMOS型倒相器45、46。這兩個CMOS型倒相器45、46分別由一個PMOS型晶體管47、49與一個NMOS型晶體管48、50串聯連接而成。兩個CMOS型倒相器45、46的輸入端子(即串聯相接的PMOS型和NMOS型的兩晶體管47、48和49、50的兩個柵極)上輸入有圖5的從屬鎖存器31的互補輸出信號。一側的CMOS型倒相器45的輸出端子(即PMOS型晶體管47與NMOS型晶體管48的連接點被連接到不與CMOS型晶體管45串聯連接的PMOS型晶體管41的柵極，另一側的CMOS型倒相器46的輸出端子被連接到不與CMOS型倒相器46串聯連接的PMOS型晶體管40的柵極。兩個CMOS型倒相器45、46的輸出是電平變換電路35′的互補輸出。采用以上的構成，可以把圖5的從屬鎖存器31的互補輸出從2V的低電壓電平變換為3V的高電壓而不會有穿通電流從3V的高電壓源15流向2V的低電壓源16，以及從3V的高電壓源15流向接地電位。再有，構成CMOS型倒相器45、46的PMOS型晶體管將抑制在過渡狀態下從3V的高電壓源15流向接地的穿通電流。
就如從以上的說明了解到的那樣，在圖3的半導體集成電路中，在其輸入和輸出中都具有2V系統組合電路1、3的觸發電路2由低電壓的2V系統構成；輸入端有2V系統的組合電路3且輸出端有3V系統的組合電路5的觸發電路4由低電壓/高電壓系統(2V/3V系統)構成；輸入端有3V系統的組合電路5且輸出端有2V系統的組合電路7的觸發電路6由低電壓的2V系統構成。
在以上的說明中，用觸發電路構成寄存器r1、r2、r3、r4，但也可以不用這種觸發電路而用鎖存電路代替。所述鎖存電路的具體結構示于圖7和圖8。圖7示出了低電壓的2V系統的鎖存電路51。圖7的鎖存電路51是無電平變換電路的鎖存電路，它具有輸入并鎖存一個信號D以獲得互補輸出的鎖存器(數據暫存器)52和連接于上述鎖存器52的輸出一側的輸出緩沖器53，以及從外部時鐘G生成內部時鐘NG并將此內部時鐘NG輸出到前述鎖存器52的內部時鐘產生電路53，同時，也把外部時鐘G提供給前述鎖存器52。以上的電路52-54是以2V的低電壓源16為電壓源的2V系統。圖8示出了低電壓/高電壓系統(2V/3V系統)的鎖存電路51′。圖8的鎖存電路51′是有電平變換電路的鎖存電路，其結構和前述低電壓的2V系統的鎖存電路相同，具備有以2V的低電壓源16為電壓源的鎖存器52和內部時鐘產生電路54、以3V的高電壓源15為電壓源的輸出緩沖器5，以及介于前述鎖存器52和前述輸出緩沖器55之間并把輸入信號從低電壓(2V)電平變換為高電壓(3V)的電平變換電路56。此電平變換電路56的具體構成和示于圖6(a)或(b)的具體結構一樣。
下面，參照圖9的邏輯合成裝置和圖13及圖14的流程圖來說明基于邏輯單元的連接信息邏輯合成示于圖3的半導體集成電路的邏輯合成方法的算法。
圖9示出了邏輯合成裝置60的整體概略構成。在該圖中，61是讀入單元，62是翻譯單元，63是最佳化處理單元，64是單元電路分配部分，65是時序驗證單元，66是電路圖產生單元，67是輸出單元。前述讀入單元61輸入示于前述圖24或圖10的RTL記述(硬件記述語言)和示于圖11的網絡表，該網絡表基于前述RTL記述用邏輯單元的連接信號層明確地規定了寄存器間的信號傳送關系，或者輸入將前述網絡表圖形化了的示于圖12的電路簡圖。前述翻譯單元62把從讀入單元讀入的RTL記述變換成狀態轉換圖、布爾代數表示法，時序圖和存儲器的類型、位數和字數等存儲器的規格。
前述最佳化處理單元63有63a、63b、63c、63d和63e5個部分。63a是把所得到的狀態轉換圖進行優化的狀態轉換圖最佳化處理單元。63b是生成對應于最佳化狀態轉換圖的電路(狀態機(state machine))的狀態機生成單元。63c是把已得到的時序圖進行編譯的時序圖的編譯器。63d是基于所得到的存儲器的規格合成存儲器的存儲合成單元。63e是依據上述被編譯后的時序圖和已進行合成的存儲器來合成接口單元的接口單元合成部分。此外，最佳化處理單元63有邏輯最佳化單元63f，它在向讀入單元61的輸入為RTL記述的情況下，依據前述所得到的狀態機、布爾代數表示法和已合成的接口單元進行邏輯優化并產生被優化了的邏輯單元電路的連接信息，而當送往讀入單元的輸入是網絡表或電路簡圖時，優化被輸入的網絡表或電路簡圖的邏輯，并產生優化了的邏輯的連接信息。
另外，前述輸出單元67把示出上述圖3的邏輯電路的網絡表或將此表圖形化了的邏輯電路(Schematic)輸出到外部。
本發明與示于上述圖9的單元分配部分64有關。下面，依據圖13的流程圖來說明由此單元分配部分64進行的單元電路的分配(單元變換)處理，即依據由前述邏輯最佳化單元63f所得到的單元連接信息來邏輯合成示于圖3的半導體集成電路的算法。此外，在圖13中，概括地描述了本發明的特征部分。
在同圖中，啟動后，在步驟S1-S4(第1工序)中，把信號傳輸延遲低于設計上的延遲上限值的組合電路合成為以2V的低電壓源16為電壓源的第1組合電路。反之，把信號傳輸延遲超過了設計上的延遲上限值的組合電路合成為以3V的高電壓源15為電壓源的第2組合電路。
前述第1工序在本實施例中如下述那樣進行。即首先在從前述邏輯最佳化單元63f讀入了單元的連接信息之后，在步驟S1用低電壓(2V)系統的觸發電路和組合電路的各個信號的傳輸延遲，對每一信號傳輸路徑估算從任意一個觸發電路的時鐘輸入到下級觸發電路的數據輸入的信號傳輸路徑上的信號傳輸延遲。這種信號傳輸延遲的估算要這樣進行先抽出比如有關所用邏輯(AND電路，NOR電路和NOT電路等)的信息，例如邏輯的種類、輸入數和邏輯的級數，然后依據與此邏輯有關的信息和單元電路的工藝技術等等計算把該各邏輯變換為單元時的信號傳輸延遲，并進行推算。接著，在步驟S2判斷信號傳輸延遲的估算結果是否低于設計上的上限值。如果發現估算結果低于上限值，就在步驟S3把至少具有一個設在信號傳輸路徑上的邏輯門電路的組合電路變換為貯存在低電壓(2V)的邏輯單元庫(以下記為Lib)中的第1組合電路。若估算結果超過上述設計的上限值，就在步驟S4把至少具有一個設在信號傳輸路徑上的一個邏輯門電路的組合電路變換為貯存在高電壓(3V)邏輯單元庫Lib中的第2組合電路。
接著，在步驟S5和S6(第2工序)進行下述處理。在步驟S5中確定是否存在著這樣的設置形式，即，2V組合邏輯電路的輸出將變成3V組合電路的輸入。若步驟的結果是“是”，就在步驟S6進行再次變換，使組成前述2V系統的組合電路(第1組合電路)的為一個或多個2V邏輯門電路的全部或部分被一個或多個3V Lib的組合電路(第2組合電路)置換。所述2V組合電路至少包括一個輸出信號到3V組合電路去的邏輯門電路。其中，如果有一個或多個位于把信號輸出到3V組合電路去的邏輯門電路之后的邏輯門電路，這一個或多個邏輯門電路以后被包括進去。如果步驟S5的結果是“否”，就不需要用3V邏輯門電路置換2V邏輯門電路。
之后，由于在寄存器中位于其輸入一側和輸出一側的組合電路的電壓系統已經用前述的邏輯合成確定下來，所以在步驟S7-S9(第3工序中)要進行下述處理。即檢查各寄存器是否把電位從低電壓(2V)的輸入電平變換成高電壓(3V)的輸出。在進行電平變換時，在步驟S8將該電平變換寄存器(觸發電路或鎖存電路)變換為圖5的2V/3V系統的觸發電路或者圖8的2V/3V系統的鎖存電路。在不進行電平變換時，就在步驟S9把該不進行電平變換的寄存器變換為圖4的2V系統的觸發電路或者圖7的2V系統的鎖存電路。
圖14示出了示于上述圖13的邏輯合成法的變形例。在圖13的邏輯合成方法中，在第1工序中估算信號傳輸延遲，并根據此估算結果把組合電路變換成低電壓(2V)的組合電路或者高電壓(3V)的組合電路。在本變形例中，先在步驟S10變換成2V Lib的組合電路(第1組合電路)，然后，在步驟11判斷前述合成的結果是否低于設計上的延遲上限值，并僅在超過了延遲上限值的情況下才在步驟S12進行再次變換，以用3VLib的第2組合電路置換前述合成后的2V Lib的第1組合電路。由于本變形例的第2工序和第3工序和前述邏輯合成法相同，故省去說明。
圖15示出了把示于前述圖13的邏輯合成的算法進一步具體化了的變形例。以下，就圖13不同的部分來說明圖15的邏輯合成的算法。在第1工序中追加了步驟S13。步驟S13是在步驟S2中當信號傳輸延遲的估算結果超過上限值的情況下，預先抽出超過了該上限值的全部低電壓(2V)Lib的第1組合電路的一個步驟。步驟S13之后，在步驟S4把前述抽出的第1組合電路變換為高電壓(3V)Lib的第2組合電路。另外，在第2工序中追加了步驟S14。此步驟是在步驟S5中在混合存在著2V系統的組合電路(第1組合電路)和3V系統的組合電路的情況下，預先把該混合存在著的2V系統的組合電路(第1組合電路)全部抽出的步驟。此步驟S14之后，在步驟6，把前述已抽出的第1組合電路再次變換成高電壓(3V)Lib的組合電路(第2組合電路)。另外，在第2工序中，在前述步驟6把第1組合電路再次變換為第2組合電路之后，追加了退回步驟5的算法。考慮到起因于在前述步驟6進行的向3V組合電路的變換有時會重新產生2V組合電路與3V組合電路的混合存在，上述算法反復進行下述過程在步驟5中判斷是否存在這種混合，并在存在這種混合時，再次在步驟S14和S6中抽出存在著這種混合的2V組合電路和把這些已抽出的第1組合電路再度變換為高電壓(3V)Lib的第2組合電路。
另外，圖16示出了一種變形例，該例把示于前述圖14的邏輯合成的算法的一部分更具體化了。本變形例也和前述圖15一樣，在第1工序中追加了步驟15，作用是在信號傳輸延遲超過了上限值時(步驟S11)，預先抽出超過該上限值的全部低電壓(2V)Lib的第1組合電路。同時在第2工序中追加了步驟16，用于在混合存在著2V組合電路和3V組合電路時(步驟S5)預先抽出全部這種混合存在著的2V系統的第1組合電路，同時，在此第2工序中，考慮到有時因向3V系統的組合電路的再次變換(步驟6)而重新產生2V組合電路和3V組合電路混合存在的情況而追加了返回步驟5的算法，用于在步驟6的處理之后判斷是否存在這種混合。
如前所述，在發現某些第1組合電路的信號傳輸延遲時間超過了設計上限值時，把這些第1組合電路變換成圖17a中用陰影線畫出來的第2組合電路之后，把在這些第1組合電路中的2V邏輯門電路再次變換成組成圖17b中用陰影線表示的第2組合電路的3V邏輯門電路。如果這種再變換產生出一個新的2V組合電路與3V組合電路的混合狀態，就把該第1組合電路的2V邏輯門電路重新變換成組成圖17C中用陰影線表示出的第2組合電路的3V邏輯門電路，以消除這種狀態。之后，就在各個觸發電路把電位從低電壓(2V)的輸入變為高電壓的(3V)輸出時，將該進行電平變換的觸發電路變換成圖7d中用陰影線示出的2V/3V系統的觸發電路。
圖18示出了把前述圖13的邏輯合成方法應用于和前述圖3的半導體集成電路不同的另一種結構的半導體集成電路的實施例。
該圖是把用于掃描測試的觸發電路用作寄存器的一種半導體集成電路。掃描觸發電路80、81、82、83和84是2V/3V系統的掃描觸發電路。其他的掃描觸發電路是2V系統的掃描觸發電路。
2V系統的無電平變換電路的掃描觸發電路的構成示于圖19。該圖的掃描觸發電路是在示于前述圖4的低電壓(2V)系統的觸發電路的結構上加上了多路開關90。上述多路開關90以2V的低電壓源16為電壓源并用控制信號SE選擇輸出兩個數據D和DT中的任意一方。用此多路開關90所選擇的數據被送往主鎖存器30。對其他的構成來說，在與示于圖4的觸發電路的構成相同的部分上標以相同的符號并略去說明。
圖21給出了另一種結構的2V系統的掃描觸發電路。該圖的2V系統的掃描觸發電路具有加在前述圖4示出的觸發電路的構成上的數據輸入選擇電路91。上述數據輸入選擇電路91在主鎖存器用外部時鐘CLK輸入數據D時，禁止另一數據DT的輸入，主鎖存器30禁止數據D的輸入時，另一數據DT用另一時鐘CLKT輸入并輸出到前述主鎖存器30。在該圖中，92為內部時鐘產生電路。它輸入上述兩種外部時鐘CLK和CLKT并產生兩種內部時鐘CKL和NCK，把此內部時鐘CK、NCK輸出到主鎖存器30和從屬鎖存器31。
圖20示出了2V/3V系統的掃描觸發電路。該具有電平變換電路的掃描觸發電路具有與圖19的2V系統的掃描觸發電路的主鎖存器30、從屬鎖存器31、內部時鐘產生電路33和多路開關90相同的電路，同時具有以3V的高電壓源為電壓源的輸出緩沖器95和2V/3V系統的電平變換電路96。上述2V/3V系統的電平變換電路96介于從屬鎖存器31和輸出緩沖器95之間。2V/3V系統的電平變換電路96的具體構成和前圖6(a)或圖6(b)的相同。
圖22示出了另外一種2V/3V系統的掃描觸發電路。該無電平變換電路的掃描觸發電路具有和前述圖21的2V/3V系統的掃描觸發電路的主鎖存器30、從屬鎖存器31、內部時鐘產生電路92及數據輸入選擇電路91相同的電路，同時還具有以3V的高電壓源為電壓源的輸出緩沖器97和2V/3V系統的電平變換電路98。上述2V/3V系統的電平變換電路98介于從屬鎖存器31和輸出緩沖器97之間。2V/3V系統的電平變換電路98的具體構成與前述圖6(a)或圖6(b)的構成相同。
下面說明邏輯合成前述圖18的半導體集成電路的方法。假定組合電路86、87、88具有關鍵路徑。依據前述圖13的邏輯合成方法的算法，在組合電路的最初的變換階段(第1工序)，組合電路86、87和88被變換成3V Lib的組合電路(第2組合電路)，其它的組合電路被變換成2V Lib的組合電路(第1組合電路)。
其次，在組合電路的再變換階段(第2工序)，組合電路89被重新變換為3V Lib的組合電組。其次，在寄存器(觸發電路)的變換階段(第3工序)，把觸發電路80、81、82、83和84變換成2V/3V系統的觸發電路并把其它的觸發電路變換成2V系統的觸發電路。
前述這樣產生的圖18的集成電路雖然混合存在著2V的低電壓系統的邏輯Lib和3V的高電壓系統的邏輯Lib，但各組合電路的電壓源是2V的低電壓源16或者是3V的高電壓源15的二者之一，所以從2V的低電壓向3V的高電壓的電平變換要用2V/3V系統的掃描觸發電路內的電平變換電路進行。
前述圖18的半導體集成電路具有在圖中用虛線表示的8條掃描鏈路，用于在掃描測試模式時使信號不經由組合電路僅僅經由多個掃描觸發電路傳送。例如在連接到輸入Si3的掃描鏈路上，2V/3V系統的掃描觸發電路81和通常模式時一樣進行從2V的低電壓向3V的高電壓的電平變換。該掃描觸發電路81的次級掃描觸發，電路99則進行從高電壓(3V)向低電壓(2V)的電平變換。因而，即使是應用示于圖20或者圖22的掃描觸發電路，在信號傳輸路徑與通常的路徑(即經由組合電路的路徑)不相同的掃描測試模式時，也可以進行2V的低電壓系統和3V的高電壓系統混合存在的本發明的半導體集成電路的掃描測試。
此外，在以上的說明中，把本發明應用于在芯片20的內部核心22內形成的構成除存儲單元E之外的功能塊A，但對于其它的功能塊B-D也同樣可以應用。不言而喻，在構成除存儲單元E之外的多個功能塊A-D相互之間，同樣可以應用本發明。
因而，采用本實施例的邏輯合成方法，假定具有關鍵路徑的整個組合電路是3V的高電壓系統，由于在其前級的寄存器內配置有電平變換電路，所以在具有關鍵路徑的組合電路內，就像用高電壓源僅驅動關鍵路徑時那樣，不必一個一個地判斷在該具有關鍵路徑的組合電路內配置多個電平變換電路的位置，同時，可以減少必要的電平變換電路的個數，使半導體集成電路的設計變得極其容易。而且，盡管具有關鍵路徑的組合電路整體都用3V的高電壓源15驅動，但這種具有關鍵路徑的組合電路的個數與半導體集成電路所具備的組合電路的個數相比數量極少，故可以抑制消耗電流的增大。另一方面，由于沒有關鍵路徑的所有組合電路都用2V的低電壓源16驅動，故作為半導體集成電路整體，消耗電流可以作得不大，因而可以實現低功耗化。
下面，對圖3的本實施例的半導體集成電路與圖25的現有技術的半導體集成電路進行比較。在圖25的現有技術的半導體集成電路中，含各組合電路100、102、104和106的信號傳輸延遲如圖所示那樣為6ns,12ns、18ns和8ns，并設觸發電路從時鐘輸入時刻到數據輸出時刻延遲時間的2ns，則因為組合電路的最大延遲是組合電路104的18ns，所以圖25的電路的最高工作頻率將變成1000/(2+18)=50MHz
另一方面，由于圖3的本實施例的半導體集成電路的電壓系統(3V)是和現有技術一樣具有關鍵路徑的組合電路5的延遲時間，故延遲時間和現有技術相同為18ns。由于無關鍵路徑的組合電路1、3和7使用的電源電壓從3V的高電壓降低為2V的低電壓，故其延遲時間伴隨著邏輯單元的延遲時間的增大而變大。還有，在圖3的半導體集成電路中假定設計上的延遲時間的上限為20ns，而與3V的高電壓源相對的2V的低電壓源下單元的延遲時間將變為1.5倍。無關鍵路徑的組合電路1、3和7的最大延遲時間將小于或等于具有關鍵路徑的組合電路5的延遲時間(18ns)。
在本發明中提供了2V的低電壓源16和3V的高電壓源15這兩個電源。沒有關鍵路徑的組合電路3和有關鍵路徑的組合電路5各有一個18ns的信號傳輸延遲時間，并且，從觸發電路2和4接收一個時鐘輸入的時刻到輸出數據的時刻的傳播延遲時間為2ns，故本實施例的半導體集成電路的最高工作頻率變為1000/(2+18)=50MHz即使是用2V的低電壓源16驅動組合電路3和5，也可以得到與現有技術的半導體集成電路相同的最高工作頻率。
圖23給出了在圖3的本實施例的半導體集成電路和圖5的現有技術的半導體集成電路中，從觸發電路的時鐘輸入時刻到次級觸發電路的數據輸入時刻的延遲，即把寄存器和組合電路的延遲時間加起來的信號傳輸延遲的分布。同圖(a)是現有技術的3V電壓系統的半導體集成電路的延遲分布，同圖(b)是本實施例的2V系統和3V系統混合存在的半導體集成電路的延遲分布。在現有技術的半導體集成電路中，當僅把電源電壓從3V的高電壓系統變為2V的低電壓系統時，最大延遲時間將從20ns變為30ns，將超過關鍵路徑延遲時間設計上的延遲上限。對此，在圖3的本實施例的半導體集成電路中，僅把其延遲時間超過20ns的有關鍵路徑的組合電路變換為3V的高電壓系統，其它的無關鍵路徑的組合電路為2V的低電壓系統，所以可以滿足設計上的延遲上限值20ns。同圖(b)給出了此時的延遲分布。
下面，比較在現有技術的半導體集成電路和本發明的半導體集成電路中的功耗。假定現有技術的半導體集成電路的功耗為P，電源為3V的高電壓源和2V的低電壓源的兩個電源，以及電路全體中關鍵路徑所占比率為10％、本發明的2V/3V系統的觸發電路因與現有技術的觸發電路的電路構成不同而形成的功耗增大量為10％，則本發明的半導體集成電路的功耗如下式所示，[P×(2/3)]2×0.9+P×1.1×0.1=P×0.51功耗被消減了49％之多。
另外，在上述條件下，若假定在電路全體中關鍵路徑所占比率為5％，則本發明的半導體集成電路的功耗如下式所示，[P×(2/3)]2×0.95+P×1.1×0.05=P×0.48功耗被削減了52％之多。
接下來，比較現有技術的半導體集成電路和本發明的半導體集成電路的電路規模。
若假定現有技術的半導體集成電路的電路規模為S、半導體集成電路中觸發電路所占比率為20％及半導體集成電路中關鍵路徑所占比率為10％，并設本發明的2V/3V系統的觸發電路因與現有技術的觸發電路的電路構成不同而使形成的面積增量為10％，則本發明的半導體集成電路的電路規模將變為如下式那樣S×0.8+S×0.18+S×1.1×0.02=S×1.002電路規模的增加不大于0.2％。
另外，在上述條件下，假定關鍵路徑在整個電路中所占比率為5％，則本發明的半導體集成電路的電路規模如下式所示，將變成S×0.8+S×0.19+S×1.1×0.01=S×1.001電路規模的增加不大于0.1％。
權利要求
1．一種半導體集成電路，包括一由低電壓源驅動的第一邏輯門電路(X4)；一由高電壓源驅動的第二邏輯門電路(X1,X2,X3)；以及多個組合電路，各個組合電路設置在一個信號傳輸路徑上，其中，所述半導體集成電路包括一個包括第二邏輯門電路(X1)的第一組合電路(X或5)，形成所述第二邏輯門電路使某個為關鍵路徑的特殊的信號傳輸路徑的信號傳輸延遲時間等于或小于設計上的延遲上限值。
2．如權利要求1的半導體集成電路，還包括一包含第一邏輯門電路但不包括第二邏輯門電路的第二組合電路(3、7)，該第二組合電路滿足設計上的延遲上限值。
3．如權利要求1的半導體集成電路，其中，所述第一組合電路(X)的信號傳輸路徑上的邏輯門電路包括第一邏輯門電路(X4)和第二邏輯門電路(X1,X2,X3)。
4．如權利要求3的半導體集成電路，其中，在第一組合電路(X)中，第一邏輯門電路(X4)的輸入端與第二邏輯門電路(X1)的輸出端相連。
5．如權利要求1的半導體集成電路，其中，另一個所述第二邏輯門電路(X2)的輸出端連接到第一組合電路(X)中的第二邏輯門電路(X1)輸入端，而第一邏輯門電路(X4)的輸入端連接到第一組合電路(X)中的第二邏輯門電路(X1)的輸出端。
6．如權利要求1的半導體集成電路，其中，第一組合電路(5)的信號傳輸路徑上的所有邏輯門電路(5a,5b,5c,X1)都是第二邏輯門電路。
7．如權利要求6的半導體集成電路，其中，所述第二邏輯門電路(5a-5c,X1)中至少一個的輸出端與第一組合電路(5)的信號傳輸路徑上的各第二邏輯門電路的輸入端相連。
8．如權利要求1的半導體集成電路，還包括一電平變換器(4)，用于接收第一組合電路3中的第一邏輯門電路的低壓輸出信號，將該低壓信號的電平變換成高壓信號的電平，接著把該高壓信號輸出到第二邏輯門電路(5a)。
9．如權利要求8的半導體集成電路，其中，電平變換器(4)是一具有電平變換功能的寄存器，它接收和存儲第一邏輯門電路的低壓輸出信號，將該存儲的低壓信號的電平變換成高壓信號的電平，接著將該高壓信號輸出到第二邏輯門電路。
10．如權利要求9的半導體集成電路，其中，所述具有電平變換功能的寄存器(4)包括一用低電壓源作為其電壓源的數據暫存器(36)，以及一用高電壓源作為其電壓源并把所述根據暫存器的低壓輸出信號變換成高壓輸出信號的電平變換器(35)。
全文摘要
一種能降低功耗又不增加其關鍵路徑的延遲時間的半導體集成電路,它包括一由低電壓源驅動的第一邏輯門電路(X4);一由高電壓源驅動的第二邏輯門電路(X1,X2,X3);以及多個組合電路,各個組合電路設置在一個信號傳輸路徑上,其中,所述半導體集成電路包括一個包括第二邏輯門電路(X1)的第一組合電路(X或5),形成所述第二邏輯門電路使某個為關鍵路徑的特殊的信號傳輸路徑的信號傳輸延遲時間等于或小于設計上的延遲上限值。
文檔編號H03K19/00GK1223412SQ9811635
公開日1999年7月21日 申請日期1998年7月22日 優先權日1998年7月22日
發明者小原一剛 申請人:松下電器產業株式會社