時鐘發生器的制作方法

專利名稱：：時鐘發生器的制作方法
技術領域：
：本發明涉及可以低壓控制的不受噪聲影響正確動作的時鐘發生器。PLL(鎖相環)已經廣泛地用于各個領域，用來輸出與輸入時鐘信號同步但頻率倍增的時鐘信號。最近的微處理器工作在例如幾百兆赫那樣高的工作頻率，因此對于微處理器來說備有PLL是必需的。常規的PLL是模擬型的，通過充電泵控制存儲壓控振蕩器(VCO)控制電壓的電容器的電壓來控制振蕩的頻率。然而，這種常規的模擬型PLL很難在低電壓下加以控制，而且受噪聲的影響相當大。此外，常規的PLL還有需要較長時間才能達到穩態、一旦沒有輸入時鐘便停振和需要很長一段時間再重新開始工作等一系列問題。為了消除和解決上述這些缺點或問題，常規技術提供了各種方法。例如，在文獻1“利用數字CMOS標準單元的便攜式時鐘倍頻器”(“APortableClockMultiplierGeneratorUsingDigitalCMOSStandardCells”，MichelCombes，KarimDioary，andAlainGreiner，IEEEJournalofSolidStateCircuits，Vol.31，No.7，July，1996.)中揭示了一種利用數字延遲線的倍頻發生器。圖8示出了一種常規的倍頻器的方框圖。圖中1標示的為觸發電路，2為分頻器，3為比較器，4為控制電路，而6和7都為延遲電路。圖9示出了圖8這種常規倍頻器10的工作波形。下面說明這種常規倍頻電路的工作情況。在圖8所示的常規倍頻電路的工作中，按照作為數字延遲線的延遲電路6、7的延遲時間的初始狀態，有可能進入如圖9這個定時圖所示的從時刻T1至時刻T2的這段時間內觸發電路1沒有脈沖輸出的狀態。在這種情況下，按照從輸入時鐘的上升沿(時刻T1)到使分頻器2的輸出信號M無效的延遲時間與從作為觸發電路1的輸出信號A的倍頻時鐘輸出信號的第四個脈沖的下降沿(時刻T1)到使輸出信號M有效的延遲時間之間的延遲時間差，有可能出現如圖9所示的從時刻T1至T2那樣的在輸入時鐘的一個周期內使輸出信號M連續有效而不能輸出正確的倍頻輸出信號的問題。此外，作為上述原技術的文獻1所示的倍頻電路10還沒有論及輸入時鐘與分頻器2的輸出信號M之間的鎖相。因此，文獻1所提供的是功能不充分的PLL。另外，還有一種常規技術，用一個鎖相電路與圖8所示采用數字延遲線的倍頻電路10相配合。圖10示出了一種用鎖相電路與圖8所示采用數字延遲線的倍頻電路10配合而得到的常規時鐘產生電路15的方框圖。圖中10標示的為圖8所示的倍頻電路，11為鎖相電路，12為形成鎖相電路11的數字延遲線，13為數字計數器，而14為比較器。下面將對這種常規時鐘產生電路的工作情況進行說明。倍頻電路10輸出的倍頻時鐘輸出信號(輸出時鐘)輸入鎖相電路11的數字延遲線12，而數字延遲線12向外部輸出PLL輸出信號。比較器14將PLL輸出信號的相位與輸入時鐘的相位進行比較，向數字延遲線12輸出比較結果，作為反饋信號，以便調整輸入時鐘與PLL輸出信號之間的延遲，使輸入時鐘與PLL輸出信號在相位上一致。然而，如圖10配置的常規時鐘產生電路15有一個缺點，由于例如在數字延遲線12的延遲時間大于輸入時鐘周期的情況下，根據由頻率信增電路10中的比較器3或鎖相電路11中的比較器14得出的比較結果進行周期和相位補償需要許多時間，因此補償PLL輸出信號延遲的補償能力受到電壓、溫度等不良影響。圖11示出了圖10所示常規時鐘產生電路15的工作波形。如圖所示，在常規時鐘產生電路15的數字延遲線12的延遲時間鎖定為輸入時鐘周期的兩倍的情況下，在T4從頻率倍增電路10中的比較器3輸出的比較結果要在T4后延遲兩個輸入時鐘周期才從鎖相電路11輸出，作為PLL輸出信號。這就會導致補償能力差、由于在T5產生的是不正確的PLL輸出信號而使延遲補償的操作過程不能正確進行的結果。圖12示出了常規數字延遲線12的配置方框圖。圖中17標示的為一組形成數字延遲線12的延遲元，而18為從這組延遲元件中選擇一個元的選擇器。例如，在上述文獻1中和在文獻2“倍頻的零抖動延遲鎖相環”(“MultifrequencyZero-Jitter-Delay-LockedLoop”，AunerEfendovich，et.，IEEEJournalofSolidstatecircuits.vl.19，No.1，Jannury，1994)中，選擇器18為了調整延遲時間選擇延遲元17中的一個元。然而，在具有這種配置的常規數字延遲線中，即使要求數字延遲線的延遲時間比較短，也必需接通全部延遲元17，從而耗費了不必要的功率。圖13示出了另一種常規數字延遲線的配置方框圖。如圖所示，輸入端的位置利用控制信號“a”和“b”加以改變，使得每個延遲元可有選擇地激活，以便得到所需的延遲時間，從而減小了數字延遲線的功率損耗。然而，圖13所示的這種數字延遲線配置有一個缺點，例如，在時鐘產生電路工作時計數器值改變(即輸入端位置從節點“a”移至節點“b”)的情況下，在時刻T8會有不穩定的電位加到輸出端“a”上，如圖14所示。如上所述，在用數字延遲線與常規時鐘產生電路配合的這種數字PLL中，由于數字延遲線的初始狀態會導致不能正確輸出作為倍頻電路10輸出信號的倍頻時鐘輸出信號的情況，而且由于鎖相電路11中的數字延遲線12的初始狀態，在根據倍頻電路10和鎖相電路11中的比較器3和14的比較結果計算出的數字延遲線的延遲時間的改變在PLL輸出信號中得到反映前就進行接著的相位比較，因此有著對溫度和電壓的改變補償能力不足、鎖相困難的缺點。此外，如果數字延遲線中的所有延遲元都要接通，就會耗費不必要的功率。然而，為了避免不必要的功率消耗而移動數字延遲線的輸入位置，那么在計數器值改變時由于在數字延遲線的輸出端上會產生問題，很難正確鎖相。因此，本發明的目的是提出一種能克服上述這些問題的時鐘發生器，這種時鐘發生器容易在低電壓下進行控制、受噪聲影響小、鎖相時間短、即使暫時沒有輸入時鐘也能使數字PLL正確動作產生所需的時鐘，而且抖動小、精度高。根據本發明的第一方面，本發明的時鐘發生器包括一個提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路，所述倍頻電路由外來復位信號初始化，或在輸出時鐘信號在一個輸入時鐘周期內的脈沖數少于預定倍數時初始化，從而即使在低電壓下也能可靠地對所要求的倍頻輸出時鐘信號進行鎖相，而且無論計數器初始狀態的計數值如何都能可靠地得到高精度的所要求的倍頻輸出時鐘信號。根據本發明的第二方面，本發明的時鐘發生器中的倍頻電路包括一個對輸出時鐘信號的周期或相位進行步進延遲的第一延遲電路和一個設定第一延遲電路的延遲時間加以控制的第一計數器，在時鐘發生器開始工作時，或有外來復位信號輸入時，設定第一計數器內的計數值，使得所述第一延遲電路的延遲時間為最小值，從而可以可靠地得到高精度的所要求的倍頻輸出時鐘信號。根據本發明的第三方面，本發明的時鐘發生器中的第一計數器的計數值按照使第一延遲電路的延遲時間改變量最小那樣的方式進行更新，從而可以逐漸增大輸出時鐘的脈沖寬度，可靠地得到高精度的所要求的倍頻輸出時鐘信號。根據本發明的第四方面，本發明的時鐘發生器包括一個提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路，它具有一個對輸出時鐘信號的周期或相位進行步進延遲的第一延遲電路和一個設定第一延遲電路的延遲時間加以控制的第一計數器；以及一個鎖相電路，它具有一個接收倍頻電路中的第一延遲電路所提供的輸出時鐘信號、使輸出時鐘信號延遲預定時間的第二延遲電路和一個設定第二延遲電路的延遲時間加以控制的第二計數器。倍頻電路還有一個初始值為第一值而在第一計數器的計數值在一段預定時間內沒有改變時設定為第二值的第三計數器(1比特的觸發器)。在第三計數器的計數值從第一值變為第二值時，設定第二計數器的計數值，使得第二延遲電路的延遲時間等于或稍大于第一延遲電路的延遲時間，從而提高了鎖相的精度。根據本發明的第五方面，本發明的時鐘發生器包括各由多個延遲元相互串聯而成的第一延遲電路和第二延遲電路，根據與第一延遲電路或第二延遲電路相應的第一計數器或第二計數器輸出的計數值選擇這些延遲元中的一個延遲元，而根據所選延遲元及其相鄰的一個延遲元設定延遲時間加以控制，從而防止了錯誤動作，而且減小了采用這種延遲電路的時鐘發生器和PLL(鎖相環)的功率消耗。根據本發明的第六方面，本發明的時鐘發生器包括一系列延遲元，每個延遲元有兩個并聯的各由n個串聯的PMOS晶體與n個串聯的NMOS晶體管串聯而成的電路，與n個PMOS晶體管和n個NMOS晶體管的連接節點相鄰的PMOS晶體管和NMOS晶體管的柵極相互連接。根據本發明的第七方面，本發明的時鐘發生器中的第一計數器和第二計數器各由一個觸發器組成，而第三計數器由一個1比特的觸發器組成。在本說明的附圖圖1為作為本發明的一個實施例的時鐘發生器的方框圖；圖2為圖1所示時鐘發生器的PLL的方框圖；圖3為PLL的工作波形圖；圖4為延遲微調電路的電路圖；圖5為示出倍頻部中的計數器的低位3比特值、各控制信號與延遲微調電路輸出的4倍頻輸出之間關系的波形圖；圖6為鎖相部的工作波形圖；圖7為數字延遲線的電路圖；圖8為常規倍頻電路的方框圖；圖9為圖8所示常規倍頻電路的工作波形圖；圖10為采用數字延遲線的鎖相電路與采用數字延遲線的如圖8所示的常規倍頻電路組合而成的常規時鐘發生器的方框圖；圖11為圖10所示常規時鐘發生器的工作波形圖；圖12為常規數字延遲線的方框圖；圖13為另一個常規數字延遲線的方框圖；以及圖14為圖13所示的常規數字延遲線的工作波形圖。圖中標號所示的部件如下20為時鐘發生器40為倍頻部(倍頻電路)41為鎖相部(鎖相電路)52為計數器(第一計數器)56為數字延遲線(第一延遲電路)59為延遲微調電路(第一延遲電路)60為鎖定檢測電路(第三計數器)65為計數器(第二計數器)69、71為數字延遲線(第二延遲電路)下面對本發明的實施方式進行說明。圖1為按照本發明的實施方式1實施的時鐘發生器20的方框圖。圖中21標示的鎖相環(以下簡稱為PLL)，22為二相時鐘發生器，23、24和37均為倒相器，27為由選通控制倒相器構成的時鐘驅動器，而34、35和36為接收按本實施方式實施的時鐘發生器20所產生的時鐘信號的外部電路。時鐘發生器20包括PLL21、二相時鐘發生器22、倒相器23和24以及時鐘驅動器27。下面說明時鐘發生器20的工作情況。按本發明實施方式1實施的時鐘發生器20中的PLL21輸出是輸入信號(以下稱為輸入時鐘)四倍頻的時鐘信號作為PLL輸出信號(PLL輸出)。PLL輸出信號由二相時鐘發生器改變成二相不交疊信號P1G和P2G。這兩個二相不交疊信號P1G和P2G通過時鐘驅動器27相應送至外部電路34、35和36。時鐘驅動器27的輸出信號P1C和P2C送至外部電路34，時鐘驅動器27的輸出信號P1B和P2B送至外部電路35，而時鐘驅動器27的輸出信號P1A和P2A送至外部電路36。例如，在外部電路34的輸出狀態不變(外部電路34不工作)的情況下，時鐘驅動器27的輸出信號P1C、P2C固定在低電平(L電平)，送至外部電路34。而在外部電路35的輸出狀態不變(即外部電路35不工作)的情況下，時鐘驅動器27的輸出信號P1B、P2B固定在低電平(L電平)，送至外部電路35。同樣，在外部電路36的輸出狀態不變(即外部電路36不工作)的情況下，時鐘驅動器27的輸出信號P1A、P2A固定在低電平(L電平)，送至外部電路36。PLL21具有控制PLL輸出使倒相器37的輸出的相位等于輸入時鐘的相位的功能。圖2為圖1所示時鐘發生器中所用的PLL21的配置方框圖。PLL21由倍頻電路40(以下稱為倍頻部40)和鎖相電路41(以下稱為鎖相部41)兩部分組成。下面詳細說明組成PLL21的倍頻部40和鎖相部41。倍頻部40具有產生為輸入時鐘四倍的倍頻時鐘的功能。雖然在本實施方式中倍頻部40產生四倍頻的時鐘，然而本發明并不局限于此，例如PLL也可以產生諸如2倍頻、6倍頻、8倍頻等預定倍頻時鐘。下面說明倍頻部40的工作情況。圖3示出了PLL21的工作波形。在圖2所示的倍頻部40中，粗線構成的環路示出了環形振蕩器100，用來向鎖相部41輸出所產生的4倍頻時鐘。但是，這個環形振蕩器100在控制信號DL-ACT為無效期間被強迫為L電平，而在控制信號DL-START為有效期間被強迫為H電平。如圖3這個波形圖所示，控制信號DL-ACT在輸入時鐘的上升沿(如在時刻T10)處上升為有效，而在四倍頻輸出的第四個脈沖的下降沿(如在時刻T11)處下降為無效。數字延遲線56(第一延遲電路)由96個串聯的延遲元(例如選擇器)組成，因此延遲時間有96級可調。例如，可以用10位計數器52(第一計數器)的高7位來控制數延遲器56的延遲時間。控制信號PLL-reset有效時計數器52復位為1的初始值。這將數字延遲線56的延遲時間設為最小值。每兩個輸入時鐘周期計數器的值加1。在輸入時鐘的上升沿在時間上等于T12后的控制信號DL-ACT的上升沿的時刻，計數器52停止向上計數。這樣，由于計數器52可以從最小值向最大值逐漸設定數字延遲線56的延遲時間，從而避免了在前面對現有技術所說明的那樣分頻器輸出信號連續有效導致續錯誤地鎖在3倍頻、2倍頻上而不能輸出正確的倍頻輸出信號。例如，在控制信號DL-ACT在輸入時鐘的上升沿處有效時，倍頻電路40確定是否在一個輸入時鐘周期內四倍頻輸出所輸出的還不到四個脈沖，如果是，就使控制信號PLL-reset有效，將計數器52的值復位。這樣，即使在電源剛接通的初始狀態下PLL21的工作不穩定，PLL21的工作也可以可靠地復位。此外，可以用外部供給的外部復位信號使控制信號PLL-reset有效。這個外部復位信號可以用由半導體芯片外部裝置提供的復位輸入信號或者用在電源接通時有效的電源接通復位信號產生。圖4示出了一個延遲微調電路的配置方框圖。圖中59標示的為延遲微調電路(第一延遲電路)，75和76為延遲元。下面說明延遲微調電路59的工作情況。延遲微調電路59在DL-CNT產生電路57輸出的控制信號DL-CNT為高電平時附加延遲元75這樣一級的延遲時間，從而對數字延遲線56的延遲時間進行微調。由于DL-CNT產生電路57輸出的控制信號DL-CNT在輸入時鐘周期中途轉換成高電平，因此同一輸入時鐘周期內的四倍頻輸出的一部分脈沖的寬度可以被展寬延遲元這一級的延遲時間。DL-CNT產生電路57根據10位計數器52的低3位值和脈沖計數器400的輸出C1至C7的值產生控制信號DL-CNT。圖5為示出倍頻部40中的計數器52的低3位值，諸如DL-CNT、C1至C8、DL-ACT這類的各控制信號，以及延遲微調電路59輸出的4倍頻輸出之間的關系的波形圖。如圖5這個波形圖所示，在10位計數器52的低3位值為0時，延遲微調電路59輸出的4倍頻輸出的所有脈沖都具有同樣的寬度。然而，隨著計數器52的低3位值逐漸例如從1增加到7，延遲微調電路59輸出具有延遲微調電路59中的一級延遲元的延遲時間那樣的寬度的脈沖，作為4倍頻輸出。在計數器52的計數值在20個以上的輸入時鐘周期期間沒有改變的情況上，鎖定檢測電路(第三計數器)60就輸出一個鎖定檢測信號。在鎖定檢測信號有效后，如果由于環境溫度、電壓和其他因素變化而使輸入時鐘的上升沿與控制信號DL-OUT相互有移動的話，計數器52的計數值就會根據移動量加1或減1，消除相位差。特別是，一旦鎖定檢測信號有效，就不會無效，除非有控制信號PLL-reset輸入計數器52。下面說明PLL21中的鎖相部41的工作情況。圖6示出了PLL21中的鎖相部41的工作波形。在鎖相部41中，倍頻部40輸出的4倍頻輸出由鎖相部41中的兩個數字延遲線(第二延遲電路)69和71延遲所需的時間，以便使輸入時鐘的相位與控制信號P1P的相位一致。鎖相部41在復位后并不立即工作，要到倍頻部40中的鎖定檢測電路60輸出的鎖定檢測信號有效時才開始工作。鎖相部41中的計數器65(第二計數器)用高5位值控制數字延遲線69，而用低3位值控制數字延遲線71。數字延遲線71具有由8個延遲元串聯而成的結構，這種結構也用于倍頻部40中的數字延遲線56。數字延遲線69具有由32個延遲元串聯而成的結構，每個延遲元的延遲時間是為數字延遲線71中的延遲元的6至8倍(這個范圍取決于溫度、電壓和各過程的變化范圍)。在鎖相部41中，數字延遲線69對輸入時鐘的相位和控制信號P1P的相位進行粗調，然后再由數字延遲線71進行微調。倍頻部40中的計數器52的計數值在鎖定檢測電路60輸出的鎖定檢測信號為有效時置入計數器65，作為初始值。計數器65的計數值根據輸入時鐘的上升沿與控制信號P1P的下降沿之差加1或減1，而在這兩個相位相等時計數器65停止計數。可是，一旦停止計數后，由于溫度、電壓和其他影響而使輸入時鐘的相位與控制信號P1P的相位有差異時，計數器65的計數值就根據這差異量加1或減1，以使這兩個的相位一致。將倍頻部40中的計數器52的計數值設定為初始值的意義是在鎖相部41開始工作時，為了在相位超前(減少計數值)和相位滯后(增加計數值)這兩種情況下，無論朝哪個方向操作都能肯定得到同步沿，預先令延遲時間為半個周期，而設定鎖相部41鎖定時的數字延遲線69的延遲時間在一個輸入時鐘周期以內，以便肯定進行鎖相、得到良好的鎖相性能。如果鎖相部41的數字延遲線69的延遲時間在兩個周期以上的情況下進行鎖相，那么由于在根據控制信號P1P改變倍頻部40中的計數器52的計數值或鎖相部41中的計數器65的計數值以前就執行相位比較，因此鎖相操作很難執行，鎖相性能較差。下面說明在倍頻部40和鎖相部41中所用的數字延遲線56、69和71的工作情況。圖7示出了構成數字延遲線56、69和71的一個電路圖。圖中，延遲元n(n＝1，…，y，y-1，…，n-1，n)各具有由兩個電路并聯的結構，每個電路包括兩個串聯的PMOS晶體管和兩個串聯的NMOS晶體管，串聯連接。串聯連接的兩個PMOS晶體管和兩個NMOS晶體管的柵極相互連接。每個延遲元都有一個接收輸入脈沖的輸入節點。倍頻部40內的數字延遲線56有96個(即n＝95)串聯連接的延遲元，鎖相部41內的數字延遲線71有8個(n＝7)串聯連接的延遲元，而數字延遲線69有32個(n＝31)串聯連接的延遲元。下面說明數字延遲線的工作情況。按照計數器52、65輸出的計數值，控制信號WL(n)從各數字延遲線56、69、71中選擇出所需的延遲元，輸入脈沖作為控制信號輸入所選延遲元的輸入節點n(n＝0，…，y，y+1，…，n-1，n)。這樣，通過改變輸入脈沖的輸入位置來調整數字延遲線56、69、71的延遲時間。與傳統的改變輸出位置來改變數字延遲線的延遲時間的方法相比，這種改變輸入位置的方法可以有效地減少在高頻情況下進行開關操作的晶體管的數量。在計數器52、65的計數值為y的情況下，控制信號WL(y)使輸入脈沖通過延遲元y的輸入節點y輸入延遲元y。在這種情況下，由于兩個控制信號，即控制信號WL(y)和控制信號WL(y+1)有效，輸入脈沖從延遲元y和y+1的輸入節點輸入，從而可靠地避免了出現如在對原有技術進行說明的圖14中的時刻T7至T8期間輸出a電位不穩定那樣的狀態。如上所述，按照本發明的這個優選實施例，數字延遲線的延遲時間由計數器設定，可由外部提供的復位信號復位，或者在倍頻電路輸出的倍頻脈沖在一個輸入時鐘周期內數目少于預定的倍頻倍數的情況下復位。復位后，由于是逐漸增大數字延遲線的延遲時間，因此即使在低電壓下也容易進行控制，可靠地將輸出時鐘鎖定為滿足所要求的倍頻數，而且無論計數器的初始狀態如何，也能可靠地提供得到正確倍頻的時鐘。此外，由于數字延遲線通過由計數器指定的延遲元和相鄰的下一個延遲元這兩個延遲元得到輸入脈沖，因此可以避免錯誤動作，減小功率消耗和增大對環境溫度、電壓等變化的補償能力。如上所述，根據本發明的第一方面，由于包括一個提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路，而這個倍頻電路由外來復位信號初始化，或在輸出時鐘信號在一個輸入時鐘周期內的脈沖數少于預定倍數時初始化，因此即使在低電壓下也能可靠地對所要求的倍頻輸出時鐘信號進行鎖相，無論計數器初始狀態的計數值如何都能可靠地得到高精度的所要求的倍頻輸出時鐘信號。根據本發明的第二方面，由于其中的倍頻電路包括一個對輸出時鐘信號的周期或相位進行步進延遲的第一延遲電路和一個設定第一延遲電路的延遲時間加以控制的第一計數器，在時鐘發生器開始工作時，或有外來復位信號輸入時，設定第一計數器內的計數值，使得第一延遲電路的延遲時間為最小值，因此可以可靠地得到高精度的所要求的倍頻輸出時鐘信號。根據本發明的第三方面，由于其中的第一計數器的計數值按照使第一延遲電路的延遲時間改變量最小那樣的方式進行更新，因此可以逐漸增大輸出時鐘脈沖的寬度，可靠地得到高精度的所要求的倍頻輸出時鐘信號。根據本發明的第四方面，由于所包括的提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路具有一個對輸出時鐘信號的周期或相位進行步進延遲的第一延遲電路和一個設定第二延遲電路的延遲時間加以控制的第一計數器，鎖相電路具有一個接收倍頻電路中的第一延遲電路所提供的輸出時鐘信號、使輸出時鐘信號延遲預定時間的第二延遲電路和一個設定第二延遲電路的延遲時間加以控制的第二計數器，而倍頻電路還有一個初始值為第一值而在第一計數器的計數值在一段預定時間內沒有改變時設定為第二值的第三計數器(1比特的觸發器)，在第三計數器的計數值從第一值變為第二值時，設定第二計數器的計數值，使得第二延遲電路的延遲時間等于或稍大于第一延遲電路的延遲時間，因此，在倍頻電路鎖定后鎖相電路的初始狀態只有經歷一個倍頻電路周期或少數幾個周期，從而提高了鎖相的精度。根據本發明的第五方面，由于所包括的第一延遲電路和第二延遲電路各由多個延遲元相互串聯而成，根據與第一延遲電路或第二延遲電路相應的第一計數器或第二計數器輸出的計數值選擇這些延遲元中的一個延遲元，而根據所選延遲元及其相鄰的一個延遲元設定延遲時間加以控制，因此可以防止錯誤動作，減小采用這種延遲電路的時鐘發生器和PLL(鎖相環)的功率消耗。根據本發明的第六方面，由于所包括的每個延遲元有兩個并聯的各由n個串聯的PMOS晶體管與n個串聯的NMOS晶體管串聯而成的電路，而與n個PMOS晶體管和n個NMOS晶體管的連接節點相鄰的PMOS晶體管和NMOS晶體管的柵極相互連接，因此可以減小這種時鐘發生器的功率消耗。根據本發明的第七方面，由于所包括的第一計數器和第二計數器各由一個觸發器組成，而第三計數器由一個1比特的觸發器組成，因此即使在低電壓下也可很容易地控制延遲電路的延遲時間。權利要求1.一種包括一個提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路的時鐘發生器，其中所述倍頻電路由外來復位信號初始化，或在所述倍頻電路提供的輸出時鐘信號在一個輸入時鐘周期內的脈沖數少于預定倍數時初始化。2.一種包括一個提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路的時鐘發生器，其中所述倍頻電路包括一個對輸出時鐘信號的周期或相位進行步進延遲的第一延遲電路和一個設定所述第一延遲電路的延遲時間加以控制的第一計數器，在所述時鐘發生器開始工作時，或有外來復位信號輸入時，設定所述第一計數器內的計數值，使得所述第一延遲電路的延遲時間為最小值。3.一種按權利要求2所述的時鐘發生器，其中所述第一計數器的計數值按照使所述第一延遲電路的延遲時間改變最小那樣的方式進行更新。4.一種時鐘發生器，它包括一個提供頻率為輸入時鐘信號的預定倍數的輸出時鐘信號的倍頻電路，所述倍頻電路包括一個對輸出時鐘信號的周期或相位進行步進延遲的第一延遲電路和一個設定所述第一延遲電路的延遲時間加以控制的第一計數器；以及一個鎖相電路，所述鎖相電路包括一個接收所述倍頻電路中的第一延遲電路所提供的輸出時鐘信號、使所述輸出時鐘信號延遲預定時間的第二延遲電路和一個設定所述第二延遲電路的延遲時間加以控制的第二計數器，其中，所述倍頻電路還包括一個初始值為第一值而在所述第一計數器的計數值在一段預定時間內沒有改變時設定為第二值的第三計數器，在所述第三計數器的計數值從所述第一值變為所述第二值時，設定第二計數器的計數值，使得所述第二延遲電路的延遲時間等于或稍大于所述第一延遲電路的延遲時間。5.一種包括一個第一延遲電路和一個第二延遲電路的時鐘發生器，其中所述第一延遲電路和所述第二延遲電路各包括多個相互串聯連接的延遲元，根據與所述第一延遲電路或第二延遲電路相應的第一觸發器或第二觸發器輸出的計數值選擇所述多個延遲元中的一個延遲元，而延遲時間由所選延遲元及其相鄰的一個延遲元設定加以控制。6.一種按權利要求5所述的時鐘發生器，其中所述延遲元各包括兩個并聯的各由n個串聯的PMOS晶體管與n個串聯的NMOS晶體管串聯而成的電路，所述兩個電路內與所述n個PMOS晶體管和所述n個NMOS晶體管的連接節點相鄰的所述PMOS晶體管和所述NMOS晶體管的柵極相互連接。7.一種按權利要求1至權利要求4中任何一項權利要求所述的時鐘產生電路，其中所述第一計數器和第二計數器各由一個觸發器組成，而所述第三計數器由一個1比特的觸發器組成。全文摘要本發明用來解決倍頻電路不能輸出正確的倍頻時鐘、對溫度等變化補償能力差而導致鎖相困難的問題。在提供頻率為輸入時鐘的預定倍數的輸出時鐘的倍頻電路40中,在有外來復位信號輸入時,或在時鐘發生器20在一個輸入時鐘周期內輸出的時鐘脈沖不是預定的倍頻數時,計數器52就被初始化,從而使數字延遲線56的延遲時間初始化成最小值,然后再逐漸增大延遲時間,以產生所要求的倍頻輸出時鐘。文檔編號H03L7/00GK1200504SQ9810382公開日1998年12月2日申請日期1998年2月11日優先權日1997年5月23日發明者石見幸一申請人:三菱電機株式會社