專利名稱:產生短時同步延遲信號的電路及使用該電路的倍頻電路的制作方法
技術領域:
本發明涉及一種半導體集成電路,更具體地說,是涉及一種產生短時間同步延遲信號的同步延遲電路以及在半導體裝置中使用該電路的倍頻電路。
作為使用一個延遲電路序列的常規同步延遲電路的例子,可參考T.Shimizu的“A Multimedia 32b RISC Microprocessor with 16Mb DRAM”(IEEE International Solid-State Circuit Conference 1996,ISSCC Digest ofTechnical Papers,1996年2月,第216至217頁)。圖1所示是將時鐘信號四倍頻的同步延遲電路的例子。
參考圖1,四個延遲電路序列即第一到第四延遲電路序列401至404串聯。第一到第四延遲電路序列401至404中每一個的輸出端被四個開關(即第一到第四開關405至408中相應的一個選中。第一時鐘信號411提供給第一延遲電路序列和一相位比較器409。通過第一到第四延遲電路序列401至404的一第五時鐘信號415也提供給相位比較器409。相位比較器409將第一時鐘信號411與第五時鐘信號415相比較并根據比較結果產生一UP(高)信號416或一個DOWN(低)信號417。UP信號416或DOWN信號417送入計數器(UP/DOWN計數器)410。
計數器410根據UP信號416或DOWN信號417產生一控制信號418,并將該控制信號送入第一到第四開關405至408。結果,第五時鐘信號415的相位被設為與第一時鐘信號411的相位相等。
第一到第四延遲電路序列401至404的延遲時間被相等地調節。結果,第一時鐘信號411、第二時鐘信號412、第三時鐘信號413和第四時鐘信號414中相鄰的兩個信號的時間差等于時鐘信號時間周期的1/4。
將第一至第四時鐘信號411、412、413和414合成,就可以實現頻率比第一時鐘信號大四倍的倍頻電路。
但是,在上述常規電路中,使用了一種方法,在這種方法中外部時鐘信號和一個通過延遲電路序列的時鐘信號進行比較,來校正相位差和延時差,以產生一個倍頻信號。
由于這一原因,就有一個問題,即需要一個長的時間來消除相位差。還有另一個問題是設置的時間也較長從而與該長時間的設置相關的功耗也增加了。
本發明就是要解決這些問題。因此,本發明的一個目的是提供一種同步延遲電路,在這種電路中可以縮短設置時間并可實現低功耗。
本發明的另一個目的是提供一個同步延遲電路的倍頻電路。
為了實現本發明的一個方面,一種倍頻電路包括用于將一基準信號的第一脈沖延遲預定延遲時間的第一延遲部分,該基準信號包括第一脈沖和第一脈沖后續的第二脈沖;一用于從基準信號產生n(n是大于0的整數)個延遲信號的第二延遲部分,其中n個延遲信號中的第一個延遲信號有一個作為第一延遲時間的預定延遲時間,而n個延遲信號中的第m個延遲信號(m是正整數且m≤n)具有的預定延遲時間為上述延遲時間的m倍,其作為第m個延遲時間;以及從基準信號和n個延遲信號產生一倍頻信號的信號產生部分。
第一延遲部分可包括一將基準信號的第一脈沖延遲的延遲電路序列,和一檢測其中與預定延遲時間相應的一個延遲電路位置的檢測電路。在這種情況下,第二延遲部分用檢測到的位置從基準信號中產生n個延遲的信號。
檢測電路可包括一數據保持電路序列,其中一個與預定延遲時間相應的數據保持電路被設置以指示檢測到的位置。
還有,第二延遲部分可包括至少一個延遲電路序列,并利用至少一個延遲電路序列中的一個與檢測到的位置相應的延遲電路的延遲時間和該延遲電路后續的各延遲電路的延遲時間產生n個信號。在這種情況下,對應于該序列中檢測到位置的延遲電路數目可能是至少一個序列中一個延遲電路和其后續延遲電路總數的n倍。或者,對應于序列中檢測位置的延遲電路的數目可以是至少一個序列中一個延遲電路和后續延遲電路的總數的2n倍。
而且,第二延遲部分可通過從基準信號中產生一第一延遲信號和從第(m-1)個延遲信號中產生一第m延遲信號來產生n個延遲信號。
第一延遲部分可包括一第一延遲電路序列,用于將基準信號的第一脈沖延遲;一檢測電路,用于檢測一個與預定延遲時間相應的延遲電路的位置。在這種情況下,第二延遲部分可包括一第二延遲電路序列,用于根據檢測到的位置將基準信號的第二脈沖延遲一預定的延遲時間以產生第一延遲信號,其具有的預定延遲時間作為相對于基準信號的第一延遲時間。一第三延遲電路序列,用于根據檢測到的位置將第一延遲信號延遲預定的延遲時間,以產生第二信號,其具有預定延遲時間兩倍的延遲時間,作為相對于基準信號的第二延遲時間,以及一第四延遲電路序列,用于根據檢測到的位置將第二延遲信號延遲預定的延遲時間,以產生第三信號,其具有預定延遲時間三倍的延遲時間,作為相對于基準信號的第三延遲時間,第一到第三延遲信號和基準信號被并行輸出。在這種情況下,信號產生部分可包括一第一計算電路,用于計算基準信號和第一延遲信號的異或值,以產生一第一計算信號,一第二計算電路,用于計算第二延遲信號和第三延遲信號的異或值,以產生一第二計算信號,以及一第三計算電路,用于計算第一計算信號和第二計算信號的異或值,以產生倍頻信號。
還有,第一延遲部分可包括一第一延遲電路序列,用于延遲基準信號的第一脈沖;一檢測電路,用于檢測與一個預定延遲時間相應的延遲電路的位置;以及一第一單觸發振蕩器,用于從基準信號的第二脈沖中產生一第一單觸發脈沖。在這種情況下,第二延遲部分可包括一選擇器,用于根據一選擇器控制信號選擇作為被選信號的第一單觸發脈沖和第二單觸發脈沖之一;一第二延遲電路序列,用于將所選擇的信號延遲預定延遲時間,以產生一延遲后的信號;一計數器,用于對延遲信號的產生計數,并將選擇器控制信號輸出到選擇器中,以便選擇器在計數值為0時選擇第一單觸發脈沖,在計數值不為0時選擇第二單觸發脈沖;一第二單觸發振蕩器,用于響應第二延遲電路序列的每個延遲信號的產生而產生第二單觸發脈沖,以便第一到第三延遲信號順序產生以分別具有第一到第三延遲時間;和一多路復用器,用于通過第一單觸發脈沖然后通過三個第二單觸發脈沖作為第一到第三延遲信號以產生一個基本信號。在這種情況下,信號產生部分可包括一個觸發器電路,用于對基本信號計數,以產生倍頻信號。
還有,第一延遲部分可包括一第一延遲電路序列,其包括一第一輸入延遲電路和一第一輸出延遲電路,以由第一輸入延遲電路接收基準信號的第一脈沖來延遲第一脈沖,并在延遲后的第一脈沖溢出時從第一輸出延遲電路輸出延遲后的第一脈沖到第一輸入延遲電路;一第一計數器,用于對延遲后的第一脈沖的溢出數目計數;一檢測電路,用于檢測與預定延遲時間相應的延遲電路的位置;以及一第一單觸發振蕩器,用于從基準信號的第二脈沖產生一第一單觸發脈沖。在這種情況下,第二延遲部分可包括一選擇器,用于根據一選擇器控制信號選擇作為被選信號的第一單觸發脈沖和第二單觸發脈沖之一;一第二延遲電路序列,包括一第二輸入延遲電路和一第二輸出延遲電路,以由第二輸入延遲電路接收基準信號的第一脈沖來將選擇的信號延遲預定的延遲時間,并在延遲后的被選擇信號溢出時從第二輸出延遲電路輸出延遲后的被選擇信號到第二輸入延遲電路,以便所選擇的信號延遲預定的延遲時間;一第二計數器,用于對溢出數目計數,并根據第二計數器的溢出計數和第一計數器的溢出計數使第二輸出延遲電路的延遲后的被選擇信號輸入到第二輸入延遲電路;一第三計數器,用于對第二輸出延遲電路來的延遲信號的產生數目計數,并將選擇器控制信號輸出給選擇器,以便選擇器在計數值為0時選擇第一單觸發脈沖,在計數值不為0時選擇第二單觸發脈沖;一第二單觸發振蕩器,用于響應由第二延遲電路序列對每個延遲信號的產生而產生第二單觸發脈沖,以便第一到第三延遲信號順序產生以分別具有第一到第三延遲時間;和一多路復用器,用于通過第一單觸發脈沖然后通過三個第二單觸發脈沖作為第一到第三延遲信號以產生一個基本信號。在這種情況下,信號產生部分可包括一個觸發器電路,用于對基本信號計數,以產生倍頻信號。
為了實現本發明的另一個方面,一同步延遲電路包括一第一延遲部分,用于將一基準信號的第一脈沖延遲預定延遲時間,該基準信號包括第一脈沖和第一脈沖后續的第二脈沖,一用于從基準信號產生n(n是大于0的整數)個延遲信號的第二延遲部分,其中n個延遲信號中的第一個延遲信號有一個作為第一延遲時間的預定延遲時間,而n個延遲信號中的第m個延遲信號(m是正整數且m≤n)具有預定延遲時間m倍的延遲時間作為第m個延遲時間。
為了實現本發明的再一個方面,一同步延遲電路包括一第一延遲電路序列,用于將一基準信號的第一脈沖延遲預定延遲時間,該基準信號包括第一脈沖和第一脈沖后續的第二脈沖;一檢測電路,用于檢測一個與預定延遲時間相應的延遲電路的位置;一第二延遲電路序列,用于根據檢測到的位置將基準信號的第二脈沖延遲以產生第一延遲信號,其具有相對于基準信號的作為第一延遲時間的預定延遲時間;一第三延遲電路序列,用于根據檢測到的位置將第一延遲信號延遲預定的延遲時間,以產生第二信號,其具有兩倍于預定延遲時間的延遲時間,作為相對于基準信號的第二延遲時間,以及一第四延遲電路序列,用于根據檢測到的位置將第二延遲信號延遲預定的延遲時間,以產生第三信號,其具有三倍于預定延遲時間的延遲時間,作為相對于基準信號的第三延遲時間,第一到第三延遲信號和基準信號被并行輸出。
為了實現本發明的還有一個方面,一同步延遲電路包括一第一延遲電路序列,用于將一基準信號的第一脈沖延遲預定延遲時間,該基準信號包括第一脈沖和第一脈沖后續的第二脈沖;一檢測電路,用于檢測一個與預定延遲時間相應的延遲電路的位置;以及一第一單觸發振蕩器,用于從基準信號的第二脈沖中產生一第一單觸發脈沖;一選擇器,用于根據一選擇器控制信號選擇作為被選信號的第一單觸發脈沖和第二單觸發脈沖之一;一第二延遲電路序列,用于將所選擇的信號延遲預定延遲時間,以產生一延遲后的信號;一計數器,用于對延遲信號的產生計數,并將選擇器控制信號輸出到選擇器中,以便選擇器在計數值為0時選擇第一單觸發脈沖,在計數值不為0時選擇第二單觸發脈沖;一第二單觸發振蕩器,用于響應由第二延遲電路序列對每個延遲信號的產生而產生第二單觸發脈沖,以便第一到第三延遲信號順序產生以分別具有第一到第三延遲時間;和一多路復用器,用于在每個第二單觸發脈沖產生時輸出第一單觸發脈沖然后輸出第二單觸發脈沖。
為了實現本發明的還有一個方面,一同步延遲電路包括一第一延遲電路序列,其包括一第一輸入延遲電路和一第一輸出延遲電路,以由第一輸入延遲電路接收基準信號的第一脈沖來延遲第一脈沖,并在延遲后的第一脈沖溢出時從第一輸出延遲電路輸出延遲后的第一脈沖到第一輸入延遲電路,以便第一脈沖被延遲一預定的延遲時間,基準信號包括第一脈沖和第一脈沖后續的第二脈沖;一第一計數器,用于對延遲后的第一脈沖的溢出數目計數;一檢測電路,用于檢測一個與預定延遲時間相應的延遲電路的位置;一第一單觸發振蕩器,用于從基準信號的第二脈沖產生一第一單觸發脈沖;一選擇器,用于根據一選擇器控制信號選擇作為被選信號的第一單觸發脈沖和第二單觸發脈沖之一;一第二延遲電路序列,包括一第二輸入延遲電路和一第二輸出延遲電路,以由第二輸入延遲電路接收選中的信號來將所選擇的信號延遲預定的延遲時間,并在延遲后的被選擇信號溢出時從第二輸出延遲電路輸出延遲后的被選擇信號到第二輸入延遲電路,以便使所選擇的信號延遲預定的延遲時間;一第二計數器,用于對溢出數目計數,并根據第二計數器的溢出計數和第一計數器的溢出計數使第二輸出延遲電路的延遲后的被選擇信號輸出到第二輸入延遲電路;一第三計數器,用于對第二輸出延遲電路來的延遲信號的產生數目計數,并將選擇器控制信號輸出給選擇器,以便選擇器在計數值為0時選擇第一單觸發脈沖,在計數值不為0時選擇第二單觸發脈沖;一第二單觸發振蕩器,用于響應由第二延遲電路序列對每個延遲信號的產生而產生第二單觸發脈沖,以便第一到第三延遲信號順序產生以分別具有第一到第三延遲時間;和一多路復用器,用于在每個第二單觸發脈沖產生時輸出第一單觸發脈沖然后輸出第二單觸發脈沖。
圖1是一個方框圖,說明常規的同步延遲電路實例的結構;圖2是一個方框圖,說明一種倍頻電路的結構,其使用了根據本發明第一實施例的同步延遲電路;圖3是一個方框圖,說明一種倍頻電路的結構,其使用了根據本發明第二實施例的同步延遲電路;圖4是一個方框圖,說明一種倍頻電路的結構,其使用了根據本發明第三實施例的同步延遲電路;現在將結合
一種使用本發明同步延遲電路的倍頻電路。
圖2是說明本發明第一實施例的同步延遲電路結構的方框圖。參考圖2,倍頻電路由同步延遲電路和三個異或門110、111和112構成。同步延遲電路由第一到第四延遲電路序列101至104以及一個數據保持電路序列105組成。
第一序列101的每個延遲電路由例如一個反相器組成。第一延遲電路序列101對每一個預定延遲時間有一個輸出端,例如,對于2個反相器。第二延遲電路序列102的布置是使其信號傳播方向與第一延遲電路序列101的方向相反并對每個預定延遲時間有一個輸入端。
第二延遲電路序列102、第三延遲電路序列103和第四延遲電路序列104的構成與第一延遲電路序列101一樣,并且是串聯的。也就是說,第二延遲電路序列101接收輸入到第一延遲電路序列101的時鐘信號并輸出一第二時鐘信號107,其相對于第一時鐘信號有一預定延遲時間。第三延遲電路序列103接收從第二延遲電路序列102輸出的第二時鐘信號,并輸出一第三時鐘信號108,其具有相對于第一時鐘信號的預定延遲時間兩倍的延遲時間。第四延遲電路序列103接收從第三延遲電路序列103輸出的第三時鐘信號,并輸出一第四時鐘信號109,其具有三倍于第一時鐘信號預定延遲時間的延遲時間。
數據保持電路序列105的每個數據保持電路與第一序列101相應于預定延遲時間的延遲電路部分相連。不需要對第一序列101所有的延遲電路提供數據保持電路。對第一序列101相應于預定延遲時間的延遲電路部分提供數據保持電路就足夠了。提供多個數據保持電路的原因在于第一序列101每個延遲電路的延遲時間可能由于生產過程而改變。
每個數據保持電路的輸入端與相應的延遲電路連接,而另一輸入端與第一時鐘信號相連接。每個數據保持電路在相應的延遲電路為高電平且第一時鐘信號也為高電平時被置位。該狀態在數據保持電路再次置位之前被復位。
盡管數據保持電路的所有連接在圖2中未示出,每個數據保持電路的輸出與第二序列102相應的一個延遲電路、第三序列103相應的一個延遲電路、第四序列104相應的一個延遲電路分別相連。這樣,每個數據保持電路從每個序列的多個延遲電路中選擇一個。
現在將說明第一實施例中的同步延遲電路的操作。
具有一個時間周期t的第一時鐘信號106包括兩個連續的脈沖,即第一脈沖和第二脈沖。第一時鐘信號的第一脈沖提供給第一延遲電路序列101,并通過第一延遲電路序列101。第一序列101的每個延遲電路的輸出電平在第一脈沖的進程中從一個低電平變為一個高電平和從一個高電平變為一個低電平。每個延遲電路的輸出提供給序列105的相應的數據保持電路。
當第一脈沖如上所述通過第一延遲電路序列101時,第一時鐘信號的第二脈沖被提供給數據保持電路105和第二延遲電路序列102。在這個例子中,特定的一個數據保持電路的一個輸入端與第一序列101的延遲電路中相應的一個連接設為高電平。同時,由于第二脈沖而使其另一個輸入端設為高電平。這樣,設置該特定的數據保持電路以輸出高電平。結果,該特定的數據保持電路設置第二序列102中與其相應的一個延遲電路。
還有,該特定的數據保持電路設置第三序列103中與該特定的數據保持電路相應的一個特定的延遲電路、第四序列104中與該特定的數據保持電路相應的一個特定的延遲電路。結果,第二到第四序列102、103和104中每一個的特定的延遲電路被設為有效狀態,如圖2箭頭所示。按此方式,數據保持電路序列105具有檢測與預定延遲時間相應的位置的功能。
例如,第二延遲電路序列102與特定的數據保持電路位置相應的特定的延遲電路輸入的信號不是來自第二延遲電路序列的前一級而是第一時鐘信號106。接著,第二延遲電路序列102的特定的延遲電路將輸出信號發往圖2中延遲電路左方向上的下一級。
按此方式,第二脈沖通過第二延遲電路序列102,從而具有第一時鐘信號時間周期1/4的預定延遲時間。該1/4時間周期是根據延遲電路序列的數目來確定的。接著,延遲后的第二脈沖通過第三延遲電路序列103和第四延遲電路序列104。也就是說,在第三和第四延遲電路序列103和104中分別對從第二延遲電路序列102來的延遲后的第二脈沖加上了為第一時鐘信號時間周期1/4的延遲時間。
也就是說,第二脈沖通過第二延遲電路序列102同時被延遲預定的延遲時間并作為第二時鐘信號脈沖107輸出。第三延遲電路序列103在與輸出高電平的特定的數據保持電路相應的位置(級)中接收在第三序列103的特定延遲電路中的第二延遲電路序列102輸出的第二時鐘信號107。
收到的第二時鐘信號通過第三延遲電路序列103同時被延遲預定的延遲時間并作為第三時鐘信號108輸出。第四延遲電路序列104在與輸出高電平的特定的數據保持電路相應的位置(級)中接收從第三延遲電路序列103輸出的第三時鐘信號108。收到的第三時鐘信號通過第四延遲電路序列104同時被延遲預定的延遲時間并作為第四時鐘信號109輸出。
如上所述,在第一實施例中,在第二延遲電路序列102、第三延遲電路序列103和第四延遲電路序列104中的每一個序列的延遲時間被設為第一時鐘信號周期的1/4的時間。結果,第二時鐘信號107就從第二延遲電路序列102中輸出,其相對于第一時鐘信號106延遲了1/4t的時間。
還有,第三時鐘信號108從第三延遲電路序列103中輸出,并對第二時鐘信號107延遲了1/4t的時間。接著,第四時鐘信號109從第四延遲電路序列104中輸出,并對第三時鐘信號108延遲了1/4t的時間。
第一和第二時鐘信號106和107饋送給異或電路110。第三和第四時鐘信號108和109被送給異或電路111。異或電路110和異或電路111的輸出饋送給異或電路112,以產生一頻率為第一時鐘信號4倍的時鐘信號。
根據第一實施例,第二到第四延遲電路序列的每一個序列的延遲時間被設為第一時鐘信號周期1/4的時間。這是通過構成第一延遲電路序列101使其延遲時間等于第一時鐘信號的時間周期和通過減少延遲電路的數目構成第二到第四延遲電路序列102、103和104使其延遲時間等于第一時鐘信號時間周期的1/4來實現的。
下面,將說明使用根據本發明第二實施例的同步延遲電路的倍頻電路。圖3是說明使用根據本發明第二實施例的同步延遲電路的倍頻電路的結構方框圖。
參考圖3,使用根據第二實施例的同步延遲電路的倍頻電路包括第一延遲電路序列201、第二延遲電路序列202、數據保持電路序列203、計數器204、開關(選擇器)205、多路復用器206、單觸發振蕩器210和211,以及一個觸發器213。第一和第二延遲電路序列201和202以及數據保持電路序列203的結構及操作與第一實施例中的第一和第二延遲電路序列101和102一樣。
單觸發振蕩器210接收第一時鐘信號207的每一個脈沖,以產生一個高電平的駐留時間小于第一時鐘信號207時間周期的1/4的脈沖。這是因為在該實施例中要產生頻率為第一時鐘信號207頻率4倍的倍頻信號。單觸發振蕩器210提供給多路復用器206和開關205。
第二延遲電路序列202的輸出接到單觸發振蕩器211和計數器204上。
單觸發振蕩器211接收第二延遲電路序列202輸出的脈沖,以同單觸發振蕩器210相同的方式產生一個高電平的駐留時間小于第一時鐘信號207時間周期1/4的脈沖。單觸發振蕩器211的輸出提供給多路復用器206和開關205。
計數器204對第二延遲電路序列202的輸出次數計數,以產生一個控制信號。開關205在計數為0時響應由計數器204產生的控制信號選擇由單觸發振蕩器210提供的輸出脈沖。與此相反,開關205在計數不為0時響應由計數器204產生的控制信號選擇由單觸發振蕩器211提供的輸出脈沖。由開關205選擇的信號脈沖提供給第二延遲電路序列202以形成一個回路。
多路復用器206將單觸發振蕩器210提供的輸出脈沖第一次輸出,然后輸出單觸發振蕩器211的輸出脈沖。這樣,可以產生頻率為第一時鐘信號4倍的時鐘信號。觸發器213將多路復用器206提供的輸出信號分頻以產生一個頻率為第一時鐘信號2倍的占空比為50%的時鐘信號。
現在將說明本實施例的操作。序列203與第一時鐘信號時間周期的延遲時間相應的一個特定數據保持電路的輸出被設為高(H)電平,以響應時間周期為t的第一時鐘信號207的第一脈沖和第二脈沖。結果,延遲電路202中的一個與特定的數據保持電路相應的特定延遲電路被設為可操作狀態,象第一實施例一樣。
然后,由單觸發振蕩器210響應第一時鐘信號207的第一脈沖而產生一第一單觸發脈沖并通過開關205提供給第二延遲電路序列202。第一單觸發脈沖提供給多路復用器206然后由其輸出給觸發器電路213作為第三時鐘信號209。還有,第一單觸發脈沖在由第二延遲電路序列202、單觸發振蕩器211、和開關205構成的回路中循環。
循環的次數是計數器204的計數。因此,由單觸發振蕩器211響應第二延遲電路序列202的輸出而產生的作為第二時鐘信號208的第二單觸發脈沖循環,直到計數器204的計數等于3為止。也就是說,對每個預定的延遲時間都產生第二時鐘信號208并提供給開關205,還有,第二時鐘信號208提供給多路復用器206并由其輸出作為第三時鐘信號209。
觸發器電路213將第三時鐘信號解碼為一時鐘信號,其頻率為具有50%占空比的第一時鐘信號頻率的兩倍。
如果50%的占空比不是必要的,第三時鐘信號有一個4倍于第一時鐘信號頻率頻率。因此,為了產生第三時鐘信號,觸發器電路213可以省略。
還有,如果第二延遲序列的延遲時間是第一時鐘信號時間周期的1/8,且計數器計數為7,則頻率為第一時鐘信號4倍的和占空比為50%的時鐘信號可由觸發器電路213輸出。
也就是說,在第二實施例中,第二延遲電路序列202的的延遲時間設為第一延遲電路序列201的1/4,且計數器204的設置值設為3。結果,第三時鐘信號209的時間周期就等于第一時鐘信號207時間周期的1/4。
在第二實施例中,延遲電路序列的數目可以通過使用計數器204來減少,這一點可與第一實施例中的電路結構相比較。
現在將說明使用根據本發明第三實施例的同步延遲電路的倍頻電路。圖4是說明使用根據本發明第三實施例的同步延遲電路的倍頻電路的結構方框圖。
參考圖4,該倍頻電路包括一同步延遲電路和觸發器電路315。同步延遲電路由一第一延遲電路序列301、一第二延遲電路序列302、一數據保持電路序列303、一第一計數器304、一第二計數器305、一第三計數器306、一第一開關307、一第二開關308、單觸發振蕩器313和314、以及一多路復用電路309構成。
由單觸發振蕩器313、第一開關307、單觸發振蕩器314、第三計數器306和多路復用器309構成的電路部分的操作與第二實施例中由單觸發振蕩器210、開關205、單觸發振蕩器211、計數器204和多路復用器206構成的電路部分一樣。因此,其結構和操作的說明就省略了。
數據保持電路序列303的結構與操作基本上與第二實施例中的數據保持電路序列203相似。因此,其結構和操作的說明也省略了。
第一延遲電路序列301的最后一個延遲電路與第一延遲電路序列301的第一延遲電路和第一計數器304連接。因此,第一延遲電路序列301的第一時鐘信號310提供給第一延遲電路序列301的第一延遲電路。第一計數器304對延遲后的第一時鐘信號的輸出次數進行計數。
第二延遲電路序列302的一個輸出提供給第二開關308的一個輸入端。第二開關308的一個輸出提供給單觸發振蕩器314、第二序列302的第一延遲電路,以及第二計數器305。第二計數器305對第二延遲電路序列302的輸出次數計數。當第二計數器305的計數值小于由第一計數器304提供的計數值,第二計數器305輸出一控制信號給第二開關308,以便第二開關308將第二序列302的最后一個延遲電路的輸出提供給第二序列302的第一個延遲電路,而不將其輸出到第三計數器306和單觸發振蕩器314。
現在將說明使用根據本發明第三實施例同步延遲電路的倍頻電路的操作。
在該過程中時間周期為t的第一時鐘信號310的第一個和下一個脈沖提供給第一延遲電路序列301、數據保持電路序列303和單觸發振蕩器313。這樣,數據保持電路序列303中特定的一個被設為高電平,如同第一和第二實施例中的一樣。結果,第二序列302中特定的一個延遲電路被設為可操作狀態。第一延遲電路序列301的延遲時間小于第一時鐘信號310的時間周期t。因此,第一時鐘信號310在第一延遲電路序列301的回路中至少循環一次。第一計數器304對第一時鐘信號310的循環次數計數。當第一時鐘信號310的第二脈沖被提供時,序列303的特定的數據保持電路被設為高電平。
響應第一時鐘信號310的第二脈沖而產生的單觸發脈沖通過第一開關307和多路復用器309被提供給第二延遲電路序列302。多路復用器309將來自單觸發振蕩器313的單觸發脈沖提供給觸發器電路315。
還有,來自單觸發振蕩器313的單觸發脈沖被第二延遲電路序列302的特定的一個延遲電路接收并在由第二開關308和第二延遲電路序列302組成的回路中循環。在此情況下,第二計數器305將控制信號輸出給第二開關308,以便來自單觸發振蕩器313的單觸發脈沖的循環次數與第一計數器304的計數值相同。
其后,第二計數器305將控制信號輸出到第二開關308,以便第二開關308將第二延遲電路序列302的輸出提供給單觸發振蕩器314而不輸出給第二延遲電路序列302。這樣,第三時鐘信號312就從多路復用器309輸出而一個時鐘信號316則從觸發器315輸出,就象第二實施例中的一樣。這一操作與第二實施例中的一樣。因此,其說明就被省略了。
在第三實施例中,第二延遲電路序列302的延遲時間被設為第一延遲電路序列301的單位延遲時間的1/4。因為第三計數器306的值被設置為3,第三時鐘信號312就被設為第一時鐘信號310周期t的1/4(1/4t),并成為一個4倍頻的時鐘信號。還有,時鐘信號316的頻率為第一時鐘信號310頻率的兩倍,且占空比為50%。
在第三實施例中,與第一和第二實施例相比,可以用多個計數器來減少延遲電路序列的數目和延遲電路序列的大小。
如上所述,根據本發明,根據在延遲電路序列中傳送的時鐘信號脈沖的量來測量時鐘信號周期。使用了一個或多個延遲電路序列。延遲電路序列的數目根據要產生的時鐘信號的倍頻來確定。而被延遲信號的循環次數則由要產生的時鐘信號的倍頻來確定。
進一步說,每個延遲電路序列的延遲時間根據要產生的時鐘信號的倍頻來確定。結果,倍頻電路可以產生有兩個脈沖的倍頻后信號,即為第一時鐘信號周期的兩倍。結果,就實現了設置時間可以減少從而減少了耗電量的效果。
此外,如果時鐘信號循環多次,延遲電路序列的長度可以縮短。
權利要求
1.一種同步延遲電路,其特征在于包括一第一延遲部分,用于將基準信號的第一脈沖延遲一預定延遲時間,所述基準信號包括所述第一脈沖和其后續的一第二脈沖;和一第二延遲部分,用于從所述基準信號中產生n個(n是大于0的整數)延遲后的信號,其中所述n個延遲后的信號中的第一延遲后信號將所述預定延遲時間作為一第一延遲時間,而所述n個延遲信號中的第m個延遲后信號(m是正整數且m≤n)具有所述預定延遲時間m倍的延遲時間,其作為第m個延遲時間。
2.根據權利要求1的一種同步延遲電路,其中所述第一延遲部分包括一延遲電路序列,用于將所述基準信號的所述第一脈沖延遲;和一檢測電路,用于檢測一個與所述預定延遲時間相應的所述延遲電路的位置,和其中所述第二延遲部分用所述檢測到的位置從所述基準信號中產生n個延遲后的信號。
3.根據權利要求1的一種同步延遲電路,其中所述檢測電路包括一數據保持電路序列,其中與所述預定延遲時間相應的所述數據保持電路之一被設置以指示所述檢測到的位置。
4.根據權利要求2的一種同步延遲電路,其中所述第二延遲部分包括至少一個延遲電路序列,并用一個延遲時間由所述至少一個序列中與檢測到的位置相應的一個所述延遲電路和該延遲電路后續的所述延遲電路產生所述n個信號。
5.根據權利要求4的一種同步延遲電路,其特征在于,對應于所述序列中所述檢測到位置的延遲電路數目是至少一個序列中所述一個延遲電路和所述后續延遲電路總數的n倍。
6.根據權利要求4的一種同步延遲電路,其特征在于,對應于所述序列中所述檢測到位置的延遲電路的數目可以是所述至少一個序列中所述一個延遲電路和所述后續延遲電路的總數的2n倍。
7.根據權利要求1到6中任何一個的一種同步延遲電路,其特征在于所述第二延遲部分可通過從所述基準信號中產生一第一延遲信號和從第(m-1)個延遲信號中產生一第m個延遲信號來產生所述n個延遲信號。
8.根據權利要求1到6中任何一個的一種同步延遲電路,其中所述第一延遲部分特征在于包括一第一延遲電路序列,用于將所述基準信號的所述第一脈沖延遲;和一檢測電路,用于檢測與所述預定延遲時間相應的所述延遲電路之一的位置,和其中n是3,和其中所述第二延遲部分特征在于包括一第二延遲電路序列,用于根據所述檢測到的位置將所述基準信號的所述第二脈沖延遲以產生所述第一延遲信號,其具有所述預定延遲時間,作為相對于所述基準信號的所述第一延遲時間;一第三延遲電路序列,用于根據所述檢測到的位置將所述第一延遲信號延遲所述預定的延遲時間,以產生所述第二信號,其具有預定延遲時間兩倍的延遲時間,作為相對于基準信號的第二延遲時間;和一第四延遲電路序列,用于根據所述檢測到的位置將所述第二延遲信號延遲所述預定的延遲時間,以產生所述第二信號,其具有所述預定延遲時間三倍的延遲時間,作為相對于所述基準信號的所述第三延遲時間,所述第一到第三延遲信號和所述基準信號被并行輸出。
9.根據權利要求1到6中任何一個的一種同步延遲電路,其中所述第一延遲部分特征在于包括一第一延遲電路序列,用于將所述基準信號的所述第一脈沖延遲;一檢測電路,用于檢測與所述預定延遲時間相應的所述延遲電路之一的位置,和一第一單觸發振蕩器,用于從所述基準信號的所述第二脈沖產生一第一單觸發脈沖,和其中n是3,和其中所述第二延遲部分特征在于包括一選擇器,用于根據一選擇器控制信號選擇作為被選信號的第一單觸發脈沖和第二單觸發脈沖之一,一第二延遲電路序列,用于將所述被選擇的信號延遲預定的延遲時間以產生一延遲后的信號;一計數器,用于對所述延遲信號的產生數目計數,并將所述選擇器控制信號輸出到所述選擇器,以便所述選擇器在計數值為0時選擇所述第一單觸發脈沖,在計數值不為0時選擇所述第二單觸發脈沖;一第二單觸發振蕩器,用于響應由所述第二延遲電路序列對所述延遲后信號的產生而產生第二單觸發脈沖,以便所述第一到第三延遲信號順序產生以分別具有第一到第三延遲時間;和一多路復用器,用于通過所述第一單觸發脈沖然后通過三個第二單觸發脈沖作為所述第一到第三延遲信號以產生一個基本信號。
10.根據權利要求1到6中任何一個的一種同步延遲電路,其中所述第一延遲部分特征在于包括一第一延遲電路序列,其包括一第一輸入延遲電路和一第一輸出延遲電路,以由所述第一輸入延遲電路接收所述基準信號的所述第一脈沖來延遲所述第一脈沖,并在延遲后的第一脈沖溢出時從所述第一輸出延遲電路輸出延遲后的第一脈沖到所述第一輸入延遲電路;一第一計數器,用于對溢出數目計數;一檢測電路,用于檢測與所述預定延遲時間相應的延遲電路之一的位置;和一第一單觸發振蕩器,用于從所述基準信號的所述第二脈沖產生一第一單觸發脈沖,和其中n為3,和其中所述第二延遲部分包括一選擇器,用于根據一選擇器控制信號選擇作為被選信號的所述第一單觸發脈沖和第二單觸發脈沖之一;一第二延遲電路序列,包括一第二輸入延遲電路和一第二輸出延遲電路,由所述第二輸入延遲電路接收所述被選擇的信號以將所述被選擇的信號延遲預定的延遲時間,并在延遲后的被選擇信號溢出時從所述第二輸出延遲電路輸出延遲后的被選擇信號到所述第二輸入延遲電路,以便所選擇的信號延遲所述預定的延遲時間;一第二計數器,用于對溢出數目計數,并根據所述第二計數器的溢出計數和所述第一計數器的溢出計數使所述第二輸出延遲電路的延遲后的被選擇信號輸入到所述第二輸入延遲電路;一第三計數器,用于對所述第二輸出延遲電路來的所述延遲信號的產生數目計數,并將所述選擇器控制信號輸出給所述選擇器,以便所述選擇器在計數值為0時選擇所述第一單觸發脈沖,在計數值不為0時選擇所述第二單觸發脈沖;一第二單觸發振蕩器,用于響應由所述第二延遲電路序列對每個所述延遲信號的產生而產生所述第二單觸發脈沖,以便所述第一到第三延遲信號順序產生以分別具有所述第一到第三延遲時間;和一多路復用器,用于通過所述第一單觸發脈沖然后通過三個第二單觸發脈沖作為所述第一到第三延遲信號以產生一個基本信號。
11.一種倍頻電路,其特征在于包括一根據權利要求1到6中任何一個的一種同步延遲電路;和一從所述基準信號和所述n個延遲信號產生倍頻信號的信號產生部分。
12.一種倍頻電路,其特征在于包括一根據權利要求8的同步延遲電路;一第一計算電路,用于計算所述基準信號和所述第一延遲信號的異或值,以產生一第一計算信號;一第二計算電路,用于計算所述第二延遲信號和所述第三延遲信號的異或值,以產生一第二計算信號;和一第三計算電路,用于計算所述第一計算信號和所述第二計算信號的異或值,以產生所述倍頻信號。
13.一種倍頻電路,其特征在于包括一根據權利要求9的同步延遲電路;和一觸發器電路,用于對所述基本信號計數,以產生所述倍頻信號。
14.一種倍頻電路,其特征在于包括一根據權利要求10的同步延遲電路;和一觸發器電路,用于對所述基本信號計數,以產生所述倍頻信號。
全文摘要
在一種同步延遲電路中,一第一延遲部分將基準信號的第一脈沖延遲預定的延遲時間,該基準信號包括第一脈沖和后續的第二脈沖。一第二延遲部分從基準信號產生n(n是大于0的整數)個延遲信號。n個延遲信號中的第一個延遲信號有一個作為第一延遲時間的預定延遲時間,而n個延遲信號中的第m個延遲信號(m是正整數且m≤n)具有預定延遲時間m倍的延遲時間作為第m個延遲時間,一信號產生部分從基準信號和n個延遲信號產生一倍頻信號。
文檔編號H03K5/135GK1198042SQ98101710
公開日1998年11月4日 申請日期1998年4月21日 優先權日1997年4月25日
發明者佐伯貴范 申請人:日本電氣株式會社