專利名稱：半導體延遲電路的制作方法
技術領域：
本發明涉及半導體延遲電路，特點涉及具有把輸出信號的延遲時間調整到所要求值功能的半導體延遲電路。
近年來，隨著半導體技術的發展，半導體集成電路(LSI)的工作速度不斷提高。例如，已經研制了具有200MHz或更高工作時鐘頻率的動態隨機存取存儲器(DRAM)，并且希望具有400MHz或更高工作時鐘頻率的DRAM在不久的將來成為現實。
隨著半導體集成電路工作速度的提高，印刷電路板上的信號傳播延遲變得越來越重要了。例如，如果一個系統中包含諸如CPU的邏輯LSI和多個DRAM安裝在印刷電路板上，則邏輯LSI和各個ORAM之間的距離一般不相同。因此，從各個DRAM到邏輯LSI的傳播延遲時間互不相同。所以，由于傳播延遲時間的差別，就會出現這樣的問題；DRAM的工作速度越高，則使輸出定時的裕度越小。例如，由于信號定時的偏差，有可能導致某一DRAM的錯誤工作。
為解決該問題的措施之一，考慮調整半導體集成電路中的延遲時間。例如，在上述情況下，可以通過分別將PRAM的延遲時間調整到所要求值來校正時間偏差。
各種各樣由于調整延遲時間的技術已經提出了。例如，日本專利申請特許公開No.H2-139957所公開的半導體集成電路，其中n個串聯延遲電路與輸入端相連，而從各個延遲電路獲得的輸出或者從多個延遲電路的每個獲得的輸出，輸送給選擇器，并且選擇其中的一個輸出，從而根據從控制端獲得的控制信號來調整輸出到內部電路的延遲時間。
另外一個例子，例如，日本專利申請特許公開No.H8-274601公開了一種通過下述方法調整延遲時間的電路，該方法為將多個串聯延遲電路的輸出作用于選擇器，并選擇其中的一個，將輸入到延遲調整端的信號輸入觸發器并與延遲電路的一個輸出同步，該延遲電路的延遲時間作為選擇器的選擇信號是最長的。
這些現有技術存在下列問題即第一個問題是，精細調整延遲時間非常困難。這是因為，由于多個這樣的延遲電路串聯連接，所以不可能使延遲輸出之間的差別比對應于構成延遲電路的兩串聯反相器的延遲時間小。
第二個問題是，不可能充分增加調整級的數量。原因是，由于根據第一個問題不可能精細調整延遲時間，因此當調整級的數量增加時，最長的延遲時間就太長了。
因此，本發明的一個目的是提供能精細調整延遲時間的半導體延遲電路。
本發明另一目的是提供能夠在不增加最長延遲時間的情況下而使調整級的數量符合要求的半導體延遲電路。
本發明的半導體延遲電路包括具有耦合到輸入端的輸入節點和輸出節點的第一反相器電路；具有耦合到所述第一反相器的所述輸出節點的輸入節點和通過第一轉換門(transfer gate)耦合到輸出端的輸出節點的第二反相器電路，所述第二反相器電路具有第一電流驅動能力；以及具有耦合到所述第一反相器的所述輸出節點的輸入節點和通過第二轉換門耦合到所述輸出端的輸出節點的第三反相器電路，所述第三反相器電路具有不同于所述第一電流驅動能力的第二電流驅動能力。
下面參照附圖對本發明進行詳細說明，從而使本發明的上述和其它目的、特點、和優點得以明確，其中
圖1是表示根據本發明的第一實施例的半導體延遲電路的電路圖；圖2是表示用在第一實施例的半導體延遲電路中的選擇信號發生器的電路圖；圖3是根據本發明第二實施例的半導體延遲電路的電路圖；圖4是表示用在第二實施例的半導體延遲電路中的選擇信號發生器的電路圖；圖5是圖4中所示選擇信號發生器601的電路圖；圖6是根據本發明第三實施例的半導體延遲電路的電路圖7是現有技術半導體延遲電路的電路圖；圖8是表示反相器的相對尺寸的定義的電路圖；圖9是表示反相器的m和tpd的定義的電路圖；圖10是表示反相器的m和tpd之間的關系曲線圖；圖11是圖5中所示選擇信號發生器601的真實表；圖12是圖2中所示選擇信號發生器的真實表；圖13是表示根據本發明第一實施例的半導體延遲電路中的各個選擇信號和延遲的量之間的關系表；以及圖14是表示根據本發明第二實施例的半導體延遲電路中的各個選擇信號和延遲的量之間的關系表。
在說明根據本發明的半導體延遲電路之前，先描述常規半導體延遲電路的例子。與該例子相比，顯然根據本發明的半導體延遲電路具有很大優勢。
圖7表示根據該例的半導體延遲電路的電路結構圖。在這個半導體延遲電路中，反相器的數量取決于所選擇的選擇信號S1，S2，S3或S4，即“H”電平，因此從輸入信號到輸出信號的傳播延遲時間取決于被選擇的選擇信號。
圖7中圓圈標號1，2，3附于反相器I501到I508和I510到I514上。例如圓圈標號1附于反相器I501上，圓圈標號2附于反相器I502上，圓圈標號3附于反相器I511上。為方便起見，每個圓圈標號表示構成相應反相器的晶體管的相對柵寬度。
參見圖8，由20m柵寬度的P溝道晶體管MP71和10m柵寬的N溝道晶體管MN71構成的CMOS反相器具有單位反相器尺寸，而其它反相器的尺寸“x”通過與該單位尺寸相比較而確立。“x”則被稱作“相對尺寸”。例如具有相對尺寸x＝1.5的反相器包括柵寬為30m的P溝道晶體管和柵寬為15m的N溝道晶體管。
順便提及，圖8所示反相器中，P溝道晶體管的電流驅動能力與N溝道晶體管的電流驅動能力的比率為1∶2。即為了使在反相器的輸出上升時的傳播延遲時間等于其下降時的傳播延遲時間，則所選擇的P溝道晶體管的柵寬Wp和N溝道晶體管的柵寬Wn的比率為2∶1。一般情況下，為使P溝道晶體管的電流驅動能力和N溝道晶體管的電流驅動能力的比率為1∶r，則P溝道晶體管和N溝道晶體管的柵寬比率應為r∶1。
圖9表示包括具有相對尺寸x的反相器I801和與反相器I801串聯并且具有相對尺寸mx的反相器I802的電路。圖9中，反相器I801的傳播延遲時間用tpd表示。
另外，圖10表示圖9中定義的m和tpd之間的關系。眾所周知，一般情況下，m與下一級的尺寸的比率越大，則容性負載的充電(放電)時間就越長，即延遲時間tpd越長，而m和tpd之間越接近于線性關系，如圖10中所示。m和tpd之間的關系一般取決于MOS晶體管的工作特性，圖10表示其中的一個例子。例如，當減少晶體管的柵極長度(溝道長度)時，晶體管的工作特性提高，對于相同的m來說，則tpd變小。
再參見圖7，由于反相器I501的相對尺寸是1，反相器I502的相對尺寸是2，則反相器I501的相對尺寸和反相器I502的相對尺寸比率為1∶2。因此，在圖10中，m＝2時，反相器I501的傳播延遲時間tpd為200psec。另外，由于反相器I502的負載是反相器I503和I511，反相器I503(m＝3)和反相器I511(m＝1)的相對尺寸的和為1+3＝4，所以反相器I502的相對尺寸與反相器I503和I511的相對尺寸比率為2∶4＝1∶2。
因此，反相器I502的延遲時間與反相器I501的延遲時間相同，即200psec。同樣，反相器I503到I508的延遲時間也分別為200psec。順便提及，為將反相器I508的tpd調整為與其它反相器的相等的負載，調整提供了反相器I510。
下面說明由選擇信號S1到S4控制的開關電路。圖7中，假設晶體管MP51，MP52，MP53和MP54的尺寸相同。而且還假設晶體管MN51，MN52，MN53和MN54的尺寸也相同。另外，假設反相器I521，I522，I523和I524的尺寸也相同。在這種結構中，從反相器I511到反相器I531的路徑，從反相器I513到反相器I531的路徑以及從反相器I514到反相器I541的路徑的傳播延遲時間是相同的。為方便起見，這個傳播延遲時間用A(psec)表示。
在選擇信號S1被選擇時，從輸入端IN到輸出端OUT的總傳播延遲時間為反相器I501，I502，I511到I531的延遲時間的總和，表示如下。
200+200+A＝400+A(psec)在選擇信號S2被選擇時，從輸入端IN到輸出端OUT的總傳播延遲時間為反相器I501，I502，I503，I504和I512到I531的延遲時間的總和，表示如下。
200+200+200+200+A＝800+A(psec)同樣，在選擇信號S3被選擇時，總傳播延遲時間是1200+A(pse)，而當選擇信號S4被選擇時，總傳播延遲時間是1600+A(psec)。
因此，通過切換從S1到S2和S3到S4的選擇信號，而使延遲時間以400psec的間隔逐步增長。即，可以設置400psec間隔的延遲時間，它對應于兩個反相器。
下面參照附圖詳細描述根據本發明優選實施例的半導體延遲電路。
圖1表示根據本發明第一實施例的半導體延遲電路的結構，而圖2表示本發明第一實施例中的選擇信號發生器的電路結構。
如圖2所示的選擇信號發生器電路根據外部控制信號C1到C3產生選擇信號S1到S8。
圖12表示對應外部控制信號C1到C3的邏輯電平的8種組合的選擇信號S1到S8的邏輯電平。從圖12中清楚可見，對于外部控制信號C1到C3的每種組合來說，選擇信號S1到S8中僅有一個是“H”電平。
下面將描述圖1中所示延遲電路的初級反相器樹形電路101的每個反相器的傳播延遲時間tpd。圖1中，附于各個反相器的圓圈標號表示其相對尺寸，如上所述。
參見圖1，反相器I201的相對尺寸為0.9，反相器I102和I103的相對尺寸分別為1.5和1。因此，相對尺寸的比率為0.9∶(1.5+1)＝0.9∶2.5＝1∶2.8，即m＝2.8，而從圖10中可得出tpd＝240psec。
同樣，對于反相器I103來說，該反相器與負載的相對尺寸的比率為1∶(2.2+3)＝1∶5.2，其中負載是反相器I107和I112。這樣，m＝5.2，結果tpd＝360psec。
通過對反相器I104，I105和I106進行同樣計算，得到tpd＝350psec，370psec和490psec。
此外，對反相器I102來說，其負載是反相器I111和反相器I101和I104，其中反相器I101和I104構成具有與前述反相器樹形電路相同結構的下一個反相器樹形電路101。因此，反相器I102本身與負載的相對尺寸比率為1.5∶(3+0.9+0.3)＝1.5∶4.2＝1∶2.8，結果tpd＝240psec。
與現有技術相同，在由選擇信號控制的開關電路中，假設晶體管MP11，MP12，MP13和MP14的尺寸相同，晶體管MN11，MN12，MN13和MN14的尺寸相同，而反相器I121，I122，I123，I124的尺寸也相同。因此，從反相器I111到反相器I131的路徑，從反相器I112到反相器I131的路徑以及從反相器I114到反相器I131的路徑的傳播延遲時間是相同的。為方便起見，這個傳播延遲時間將用(psec)表示。
所以，當選擇信號S1被選擇時，即，在選擇信號S1是高電平時，從輸入端IN到輸出端OUT的總傳播延遲時間為反相器I101，I102，I111到I131的延遲時間的總和，表示如下。
240+240+B＝480+B(psec)同樣，當選擇信號S2被選擇時，從輸入端IN到輸出端OUT的總傳播延遲時間為反相器I101，I103，I112到I131的延遲時間的總和，結果如下240+360+B＝600+B(psec)當選擇信號S3被選擇時，總傳播延遲時間為反相器I104，I105，I113到I131的延遲時間的總和，結果如下350+370+B＝720+B(pse)并且當選擇信號S4被選擇時，反相器I104，I106，I114到I131的延遲時間的總和為350+490+B＝840+B(psec)當選擇信號S5被選擇的情況下，信號從輸入端IN經過反相器I101和I102并經過下一個反相器樹形電路的反相器I101，I102，I111到達輸出端OUT。
因此，總的傳播延遲時間為240+240+240+240+B＝960+B(psec)對選擇信號S6，S7和S8進行同樣的計算，其結果如下240+240+240+360+B＝1080+B(Pse)240+240+350+370+B＝1200+B(psec)240+240+350+490+B＝1320+B(psec)在圖1中，最右端的反相器I110是用于調整負載的。
圖13是列出了計算結果。
從圖13中清楚可見，在選擇信號從S1經過S2和S7到S8切換時，總延遲時間以120(psec)的間隔逐步增長。換言之，延遲時間能以間隔120進行調整。即，與現有技術延遲電路的間隔400(psec)相比，本發明的延遲電路的調整間隔基本上減到30％。
從上面的描述清楚可見，本發明的延遲電路中，反相器樹形電路101具有四個傳播路徑，每個傳播路徑由兩個反相器構成，并且能通過調整各個反相器的相對尺寸以120(psec)的小間隔調整其延遲時間。此外，通過串聯連接兩反相器樹形電路，可以增加調整級的數量。另外，為使在選擇信號S4被選擇時和選擇信號S5被選擇時的延遲時間的調整間隔同樣為120(psec)，各個反相器的相對尺寸應設置成使反相器I101和I102的延遲時間的和為480psec，即為120psec的四倍。
一般情況下，通過反相器的相對尺寸(即，晶體管尺寸)設置成使(反相器樹形電路的傳播路徑的最短延遲時間)＝(延遲時間間隔)(反相器樹形電路中的傳播路徑的數量)，就可以在即使多個反相器樹形電路串聯連接的情況下，也能以相同的間隔調整所有傳輸路徑的延遲時間。
當上述等式用于本實施例時，可以證實延遲時間為480(psec)＝120(psec)×4。
如上所述，各個反相器的相對尺寸的設計相對比較簡單。特別是，負載反相器I107，I108和I109的相對尺寸可以根據其它反相器的相對尺寸自由設置。因此，只要其它反相器的相對尺寸設置適當，則該設計就很簡單。
在實際設計中，必須考慮連接在各個反相器之間的金屬布線的寄生電容的影響。因此，通過使用諸如電路模擬器SPICE的模擬器可以提高設計準確度。但是，當然也可以在基本設計中使用上述方法。
下面說明根據本發明第二實施例的半導體延遲電路。
表示根據第二實施例的半導體延遲電路的主要部分，而圖4則表示第二實施例中的選擇信號發生器的電路結構。
參見圖4，選擇信號發生器由兩電路601構成，每個電路根據兩個外部控制信號可以產生四個選擇信號。圖4中，左邊電路601根據外部控制信號C1和C2輸出選擇信號S1到S4，右邊電路601根據外部控制信號C3和C4輸出選擇信號S1′到S4′。
圖5表示產生圖4中所示選擇信號S1到S4或S1′到S4′的選擇信號發生器601的電路結構。從圖5中看出，選擇信號發生器601是一種解碼器電路，如圖11所示，根據外部控制信號C1和C2的邏輯電平(“H”或“L”)的組合來確定選擇信號S1到S4中哪個為“H”電平。圖11是表示圖5中所示解碼器電路的邏輯真實表。例如，當外部控制信號C1＝“H”，而外部控制信號C2＝“L”時，選擇信號S2＝“H”，選擇信號S1＝選擇信號S3＝選擇信號S4＝“L”，由此選擇選擇信號S2。對外部控制信號C1′和C2′與選擇信號S1′到S4′的關系來說，同樣如此。
因此，根據外部控制信號C1，C2，C3和C4的邏輯電平的組合，選擇信號S1到S4中只有一個為“H”電平，選擇信號S1′到S4′中也只有一個為“H”電平。
現在參照圖3說明根據本發明第二實施例的半導體延遲電路。在第二實施例中，四個如圖1所示的反相器樹形電路101串聯連接。另外，在圖3中，負載調整反相器I310與這些反相器樹形電路的串聯連接的右側端相連。
選擇信號S1到S4共同輸入到四個反相器樹形電路101中。每個反相器樹形電路101的四個輸出連在一起并連接到反相器I301(或I302，I303或I304)的輸入端。
反相器I301的輸出與接收選擇信號S1′的開關電路相連，該開關電路由P溝道晶體管MP31，N溝道晶體管MN31和反相器I311構成。反相器I302到I304的輸出分別與由選擇信號S2′等控制的開關電路相連。
最后，開關電路的輸出連在一起并通過反相器I321輸出到輸出端OUT。
如上所述，由于只能選擇選擇信號S1到S4中的一個，并只能選擇選擇信號S1′到S4′中的一個，所以16(4×4)條傳播路徑中只有一個與輸出端OUT相連。例如，當選擇了選擇信號S2和S2′時，從圖3中的左端穿過第三反相器樹形電路101的第二輸出(穿過圖3中所示位置)的傳播路徑到達輸出端OUT。
在后一情況下，通過與第一實施例相同的計算得出從輸入端IN到輸出端OUT的總延遲時間為240+240+240+240+350+370+C＝1680+C(psec)其中C是從反相器樹形電路101中的反相器I111穿過MOS晶體管MP11(或MP12等)和MOS晶體管MN11(或MN12等)到反相器I321的傳播延遲時間和從反相器I301(或I302等)穿過MOS晶體管MP31(或MP32等)，和MOS晶體管MN31(或MN32等)到反相器I321的傳播延遲時間的總和。
如上所述，反相器I111(或I112等)之后的傳播路徑的延遲時間是相同的。而且，反相器I301，I302，I303和I304的尺寸相同，晶體管MP31，MP32，MP33和MP34的尺寸相同，晶體管MN31，MN32，MN33，MN34的尺寸相同，以及反相器I311，I312，I313和I314的尺寸相同，與第一實施例中一樣。
因此，從反相器I301到反相器I321，從反相器I302到反相器I321、從反相器I303到反相器I321，以及從反相器I304到反相器I321的傳播路徑的傳播延遲時間相同。這樣，就能通用于所有的16條傳播路徑。
圖14表示根據第二實施例選擇信號和半導體延遲電路的延遲時間的關系。
因此，根據本實施例，半導體延遲電路具有以120psec間隔的16個調整級。
下面說明根據本發明第三實施例的半導體延遲電路。
圖6表示本發明第三實施例的主要部分(反相器樹形電路)。雖然圖6中只示出了一個反相器樹形電路102，但通過串聯連接兩個(或四個)反相器樹形電路102可得到16(或32)條傳播路徑。除了反相器樹形電路102以外，其它電路結構與第一或第二實施例的相同。
如圖6所示，反相器樹形電路102的每個分支點分出3個分支，從而具有9(3×3)條傳播路徑。然而在本例中，為使選擇電路系統的結構簡單化，只使用了9條傳播路徑中的8條。通過用該方式增加反相器樹形電路的傳播路徑的數量，可以使延遲時間調整的間隔比第一或第二實施例中的小。例如，在第三實施例中所得到的延遲時間調整間隔可以是70psec，這顯然比第一或第二實施例中的120psec小。
在上述實施例中，雖然控制信號C1等是從外端供應的，但這種信號不限于這樣的外部信號，還可以是由例如DRAM的LSI內部產生的信號。同樣，輸入端和輸出端OUT可以是內部節點。本發明不限于上述實施例，應該注意到各種改進都應落入本發明的范圍內。
如上所述，本發明具有如下效果
本發明的第一效果是，可以基本上減小延遲時間調整間隔。
這是因為，具有相同間隔的不同延遲時間的多個傳播路徑是通過構造一個反相樹形電路并改變反相器樹形電路的各個反相器的相對尺寸(晶體管尺寸)而形成的。
本發明的第二效果是，可以增加延遲時間調整級的數量。
這是因為，由于傳播路徑的數量能夠通過串聯連接的多個反相器樹形電路而增加，因此即使在延遲時間調整級的數量增加的情況下，延遲時間也沒有增加，而且延遲時間調整間隔變小了。
本發明的第三效果是，當多個反相器樹形電路串聯連接時，可以使所有傳播路徑的不同的延遲時間具有相同的間隔。
這是因為，各個反相器的相對尺寸(晶體管尺寸)設置得使反相器樹形電路中的傳播路徑的最短延遲時間為(延遲時間調整間隔)×(反相器樹形電路中傳播路徑的數量)。
權利要求
1.一種半導體延遲電路，包括具有耦合到輸入端的輸入節點和輸出節點的第一反相器電路；具有耦合到所述第一反相器電路的所述輸出節點的輸入節點和經過第一轉換門耦合到輸出端的輸出節點的第二反相器電路，所述第二反相器電路具有第一電流驅動能力；以及具有耦合到所述第一反相器電路的所述輸出節點的輸入節點和經過第二轉換門耦合到所述輸出端的輸出節點的第三反相器，所述第三反相器具有不同于所述第一電流驅動能力的第二電流驅動能力。
2.如權利要求1的半導體延遲電路，還包括置于所述第二反相器電路和所述第一轉換門之間的第四反相器電路和置于所述第三反相器電路和所述第二轉換門之間的第五反相器，每個所述第四和第五反相器電路具有相同的電流驅動能力。
3.如權利要求1的半導體延遲電路，還包括具有耦合到所述輸入端的輸入節點和輸出節點的第六反相器電路；具有耦合到所述第六反相器電路的所述輸出節點的輸入節點和經過第三轉換門耦合到所述輸出端的輸出節點的第七反相器，所述第七反相器電路具有第三反相器電流驅動能力；以及具有耦合到所述第六反相器電路的所述輸出節點的輸入節點和經過第四轉換門耦合到所述輸出端的輸出節點的第八反相器，所述第八反相器具有不同于所述第三驅動能力的第四電流驅動能力。
4.如權利要求2的半導體延遲電路，還包括具有耦合到所述第三反相器電路的所述輸出節點的輸入節點和輸出節點的第九反相器電路，所述第九反相器電路的所述輸出節點電開路。
5.一種半導體延遲電路，包括具有耦合到輸入端的輸入節點和輸出節點的第一反相器電路；具有耦合到所述第一反相器電路的所述輸出節點的輸入節點和輸出節點的第二反相器電路，所述第二反相器電路具有第一柵極電容；具有耦合到所述第一反相器電路的所述輸出節點的輸入節點和輸出節點的第三反相器電路，所述第三反相器電路具有第二柵極電容；具有耦合到所述第二反相器電路的所述輸出節點的輸入節點和輸出節點的第四反相器電路，所述第四反相器電路具有第三柵極電容；以及具有耦合到所述第三反相器電路的所述輸出節點的輸入節點和輸出節點的第五反相器電路，所述第五反相器電路具有第四柵極電容；所述第一和第三柵極電容之間的比率不同于所述第二和第四柵極電容的比率。
6.如權利要求5的半導體延遲電路，其中所述第四反相器電路的所述輸出節點經過第一轉換門耦合到輸出端，所述第五反相器電路的所述輸出節點通過第二轉換門耦合到所述輸出端。
全文摘要
本發明提供的半導體延遲電路能實現精細的延遲時間調整間隔,且能設置許多調整級。每個都具有多個傳播路徑的多個反相器樹形電路串聯連接,其中的多個傳播路徑具有相同間隔的不同延遲時間,而傳播路徑的輸出由開關電路選擇性地向外部傳輸。
文檔編號H03K5/13GK1197330SQ98101398
公開日1998年10月28日 申請日期1998年4月16日 優先權日1997年4月18日
發明者小林康夫 申請人:日本電氣株式會社