專利名稱：用于掃描測試的雙穩觸發電路的制作方法
技術領域：
本發明涉及一種用于一掃描測試方案的測試的掃描雙穩觸發電路，其中該雙穩觸發電路是裝在一半導體集成電路中的。
近年來，半導體集成電路向具有越來越多的層數發展。而且，具有各種功能的電路，如加法器、乘法器、RAM、ROM或其他類似的電路，已被集成進了半導體集成電路中。
在這樣一個半導體電路中，一輸入信號通過半導體集成電路中的許多功能線路輸出，以致于在有錯誤發生時，很難推測錯誤出現在哪一功能線路中。
因此，在集成有許多功能電路的半導體集成電路中，例如，以掃描雙穩態多諧振蕩器代替全部或部分標準雙穩態多諧振蕩器，并且利用設置在這些掃描雙穩態多諧振蕩器中的預定數據來實行一掃描測試方案的測試，以確保電路的運行。在這樣一個半導體集成電路中，在一標準運行期間，電路與控制整個系統的系統時鐘同步運行。與之相對的是，在掃描測試運行期間，掃描雙穩態多諧振蕩器輸入、保持和輸出用于掃描測試的數據(數據掃描)或前一階段的功能電路的輸出，以對每一功能電路的邏輯操作進行測試。
這種執行掃描測試的電路傳統上稱為掃描雙穩觸發電路(在下文中以SFF表示)，如
圖1所示。
該電路包括三個閂鎖電路，從第一閂鎖電路到第三閂鎖電路。第一閂鎖電路114在數據信號輸入端H01和控制信號輸入端H02分別提供有數據信號D和控制信號CLK，與該控制信號CLK同步，鎖定數據信號D，將一輸出信號從數據信號輸出端Q01輸出。反相器110的輸出P01和反相器111的輸出P02分別連接到傳輸門91和92。
第二閂鎖電路115在數據信號輸入端H03和控制信號輸入端H04分別提供有掃描數據信號SIN和控制信號SC1，與該控制信號SC1同步，鎖定數據掃描信號SIN，將一第二輸出信號從數據信號輸出端Q03輸出。控制信號輸出端H04和反相器112的輸出P03均連接到傳輸門93和94。
接著，第三閂鎖電路116包括與第一閂鎖電路114的數據輸出端Q01連接的傳輸門95，與第二閂鎖電路115的數據輸出端Q03連接的傳輸門96，以及傳輸門97和98。其中，與第一閂鎖電路114類似，輸出P01和P02都連接到傳輸門95和97，輸入控制信號SC2的控制信號輸入端H05和反相器113的輸出端CB1都連接到傳輸門96和98。當控制信號SC2設置為一低電平時，第三閂鎖電路116與控制信號CLK同步，鎖定第一閂鎖電路114的輸出信號，在數據信號輸出端N01到N03傳送出輸出信號。而當控制信號CLK設置為一低電平時，第三閂鎖電路116與控制信號SC2同步，鎖定第二閂鎖電路115的輸出信號，在數據信號輸出端N01到N03傳送出輸出信號。
如上所述，傳統的SFF電路包括三個閂鎖電路。當該SFF電路裝在一具有一預定尺寸襯底的門陣列上時，兩個傳輸門需要占一個單元，第三閂鎖電路的每一輸出緩沖器102和105各占一個單元，一個單元用于反相器及其它。因此，圖1中所示電路包含12.5個單元，實際上即大約為13個單元。
接著，下面將根據圖1對該電路的掃描測試的運行進行描述，其控制信號的波形如圖2所示，首先，一掃描偏移運行表明，所有的時序電路被重新排列以形成一存儲結構的SFF，從外部輸入的數據掃描被寫入SFF，SFF的數據輸出到外部。
在第二閂鎖電路115中，控制信號SC1的輸入首先為0(低電平)，則傳輸門93關閉。然后控制信號SC1變為1(高電平)，傳輸門93則打開取數據SIN。控制信號SC1再變為0，傳輸門93關閉，傳輸門94打開，數據SIN則被鎖定。
在此運行期間，在第三閂鎖電路116中，控制信號CLK為0，則傳輸門95關閉，傳輸門97開啟。同樣，當控制信號SC2為0時，傳輸門96關閉。然后，控制信號SC2變為1，傳輸門96打開，輸入第二閂鎖電路115的輸出信號。當控制信號SC2又變為0時，傳輸門96關閉，傳輸門98打開，則輸入的信號被鎖定，并從輸出端輸出。
以這種方式，傳統的SFF在掃描偏移運行中以SC1和SC2的兩相時鐘來運行。
接著介紹一掃描標準運行。該掃描標準運行表明，一半導體集成電路的組合電路(SFF以外的部分)運用SFF的一輸出值來運行，并將結果寫入SFF。
在第三閂鎖電路116中，控制信號SC2輸入為0，則傳輸門96關閉，傳輸門98打開。當控制信號CLK輸入為0時，傳輸門91和97打開，傳輸門92和95關閉，前一周期的值被輸出。
然后，當控制信號CLK變為1時，傳輸門92和95打開，傳輸門91和97關閉，輸入值被鎖定在第一閂鎖電路114，傳送到第三閂鎖電路116，并從那里輸出。
當控制C變為0時，傳輸門91和97打開，傳輸門92和95關閉，輸入值鎖定在第三閂鎖電路116，并從那里輸出。
換句話說，在掃描標準運行期間，SFF以CLK的單相時鐘來運行。
以這種方式，傳統的電路在掃描偏移運行中以SC1和SC2的兩相時鐘來運行，在掃描標準運行中以CLK的單相時鐘來運行。需要注意的是，在一用戶模式中，該傳統電路也以CLK的單相時鐘來運行，因為此時它是作為一標準的雙穩觸發電路來運行的。
當該掃描電路集成一集成電路中時，最大的難題是當掃描電路以一普通電路放入時集成電路的面積會增大。例如，雖然一普通電路可以用一具有一預定尺寸的襯底來制成，帶有掃描電路的電路不得不用比普通電路所用的更大的襯底來制作。這樣則導致費用的增加。掃描電路大致分為一控制電路，一同步運行控制電路和一SFF，其中SFF對于電路面積的影響最大。因此，減小SFF的面積是非常重要的。
另外，當電路的掃描運行中運用單相時鐘時，電路的標準運行則需要對時鐘滯后進行調整。時鐘滯后是由于布線延遲等造成的時鐘延遲。近年來，應用一CTS來調整時鐘滯后的方法得到廣泛的使用。簡單地說，在CTS中，在時鐘配電線路上提供有緩沖器，或者排列時鐘配電線路的長度和形狀，以使得時鐘滯后是均勻的。CTS的細節在LSILOGICLCA 500K，初級設計指南第8章(Preliminary Design Manual，chapter 8)有說明。然而，雖然應用CTS可以使時滯降低，在許多雙穩態多諧振蕩器同時工作的情況下，由于電源噪聲，進行掃描偏移運行仍然很困難。
更進一步地，當用戶應用多個時鐘，而各時鐘的波形互不相同時，在掃描標準運行期間，由于應用的是單相時鐘，在所有的SFF的時鐘輸入端均輸入的是同一波形，因此，由于數據通過電路時無鎖定發生，則電路可能不能正常工作。
在掃描測試中，FF(雙穩態多諧振蕩器)由SFF替代。由于這種替代通常發生在所有電路的設計均已完成之后，不改變用戶邏輯部分的時延就非常重要。然而，由于SFF是通過在通常的FF上增加了一個掃描功能而形成，在很多情況下時延就會改變。
本發明的一個目的是，通過共用單個閂鎖電路來鎖定一數據信號D和一數據掃描信號SIN，來代替上文提到的需要三個閂鎖電路的現有技術中每一信號用兩個閂鎖電路來鎖定的情況，來減小一半導體集成電路的襯底的面積。本發明的另一目的是在一掃描運行中，通過在一掃描偏移運行和一掃描標準運行過程中均應用兩相時鐘來運行掃描測試，以及在兩相時鐘之間設置一適當長度的時差，來消除避免時滯產生的必要。
根據本發明，一掃描雙穩態多諧振蕩器包括一用于鎖定第一或第二數據信號的第一門鎖電路，和一用于鎖定和輸出第一閂鎖電路鎖定的信號的第二閂鎖電路。
第一閂鎖電路具有提供第一數據信號的第一數據輸入端，提供第二數據信號(數據掃描信號)的第二數據輸入端，提供第一控制信號的第一控制信號輸入端，提供第二控制信號的第二控制信號輸入端，和輸出鎖定信號的數據信號輸出端。當第二控制信號被設置在一固定電平時，第一閂鎖電路與第一控制信號同步，鎖定第一數據信號，并將該信號輸出到數據信號輸出端。同樣，當第一控制信號被設置在一固定電平時，第一閂鎖電路與第二控制信號同步，鎖定第二數據信號，并將該信號輸出到數據信號輸出端。第二閂鎖電路具有提供從數據信號輸出端輸出的鎖定信號的第三數據信號輸入端，提供第三控制信號的第三控制信號輸入端，提供第一控制信號的第四控制信號輸入端，和至少一個用于輸出第一閂鎖電路的鎖定信號的數據信號輸出端。當第三控制信號被設置在一固定電平時，第二閂鎖電路與第三控制信號同步，鎖定已鎖住的信號，并將該信號輸出到至少一個數據信號輸出端。
特別地，在本發明中，通過應用由第一控制信號和第二閂鎖電路中第三控制信號的NAND得到的一個控制信號，來減少傳輸門的數目，從而減小了襯底的面積，并且在掃描標準運行中也應用了雙相時鐘來運行。
另外，在本發明中，由于用于一普通用戶電路中的輸入與輸出之間沒有增加用于掃描測試的塊(元件)，則用戶模式和掃描測試運行可以具有大體相同的運行速度。
圖1是現有技術中一掃描雙穩觸發電路的電路圖。
圖2是圖1中所示現有技術運行期間的信號波形圖。
圖3是概念地表示本發明的一掃描雙穩觸發電路結構的方框圖。
圖4是圖3中第一閂鎖電路的閂鎖部分的電路圖。
圖5是圖3中第二閂鎖電路的閂鎖部分的電路圖。
圖6(a)是圖3中第一閂鎖電路的一輸入數據開關部分的電路圖。
圖6(b)是圖3中第一閂鎖電路的另一輸入數據開關部分的電路圖。
圖7是圖3中第二閂鎖電路的一輸入數據開關部分的電路圖。
圖8是表示本發明的一個實施例的結構的電路圖。
圖9是圖9中所示實施例在運行期間的信號波形圖。
在下面將描述根據本發明的SFF實施例。圖3顯示了根據這個實施例的一個SFF的方框圖，圖4到7顯示了圖中的每一部分電路。如圖3所示，在這個實施例中，一閂鎖電路共用于鎖定數據信號D和數據信號SIN，則該SFF的閂鎖電路包括兩個電路一第一閂鎖電路80和第二閂鎖電路81。下面將分別描述第一和第二閂鎖電路。
圖4顯示了第一閂鎖電路80的一閂鎖部分。該閂鎖部分包括反相器68和74，傳輸門62和64。傳輸門62和64連接到如圖8中所示的控制信號CLK和SC1的輸入電路。傳輸門64在控制信號SC1設置為0時導通，而在控制SC1設置為1時斷開。傳輸門62在控制信號CLK設置為1時導通，而在控制信號CLK設置為0時斷開。傳輸門62的輸出返回到反相器68的一輸入端。
圖5顯示了第二閂鎖電路81的一閂鎖部分。該閂鎖部分包括反相器69、71和一傳輸門66。傳輸門66連接到如圖8中所示的控制信號CLK和SC2的輸入電路。傳輸門66在輸入控制信號CLK和SC2的NAND78輸出為1時導通，而在NAND78輸出為0時斷開。傳輸門66的輸出返回到反相器69的一輸入端。
圖6(a)和6(b)分別顯示了第一閂鎖電路80中輸入數據D和數據掃描SIN的開關部分。與閂鎖部分相似，這些開關部分連接到控制信號CLK和SC1的輸入電路。輸入數據D的開關部分包括一傳輸門61，該傳輸門61在控制信號CLK設置為0時導通，在控制信號CLK設置為1時斷開。同樣，數據掃描SIN的開關部分包括傳輸門63，該傳輸門63在控制信號SC1設置為1時導通，在控制信號SC1設置為0時斷開。
圖7顯示了第二閂鎖電路81的一輸入數據的開關部分。與閂鎖部分相似，該開關部分也連接到控制信號CLK和SC2的輸入電路。該開關部分包括傳輸門65，該傳輸門在控制信號輸入電路的NAND78輸出為0時導通，在NAND78輸出為1時斷開。
圖8顯示了上文提到的如圖4到7所示的電路合在一起的一個整體電路圖。在此圖中，當門陣列具有與圖1中的現有技術相同的尺寸時，兩個傳輸門需要一個單元，每一輸出緩沖器70和72各需要一個單元，兩反相器需要一個單元，以及NAND78需要一個單元；因此，圖8中電路包括11個單元。
圖9顯示了掃描偏移運行、掃描標準運行和用戶模式期間的信號波形。首先介紹掃描偏移運行。
在第一閂鎖電路80中，控制信號CLK和SC1分別輸入1和0，則兩傳輸門61和63均關閉。當控制信號SC1變為1時，傳輸門63打開以讀取數據掃描信號SIN。控制信號SC1接著變為0，傳輸門63關閉，傳輸門64打開。此時，控制信號CLK為1，傳輸門62打開，則數據掃描信號SIN被鎖定。
在此運行期間，在第二閂鎖電路81中，控制信號CLK首先為1，控制信號SC2為0，則傳輸門65關閉；然后，控制信號SC2變為1，傳輸門65打開，以從第一閂鎖電路80輸入數據。接著，控制信號SC2又變為0，傳輸門65關閉，傳輸門66打開；因而輸入信號的值被鎖定并被輸出。
如上所述，根據該實施例的SFF在掃描偏移運行期間應用雙相時鐘SC1和SC2來運行。
下面介紹掃描標準運行。
在第一閂鎖電路80中，控制信號CLK和SC1首先分別輸入1和0，則傳輸門61和63均關閉。當控制信號CLK變為0時，傳輸門61打開以讀取數據信號D。然后，控制信號CLK又變為1，傳輸門61關閉，傳輸門62打開。此時，控制信號SC1為0，傳輸門64打開，則數據信號D被鎖定。
在此運行期間，在第二閂鎖電路81中，雖然控制信號CLK順序輸入為1，0和1，由于控制信號SC2輸入為0，所以傳輸門65關閉；然后，控制信號SC2變為1，傳輸門65打開，以從第一閂鎖電路80輸入數據。接著，控制信號SC2又變為0，傳輸門65關閉，傳輸門66打開；因而輸入信號的值被鎖定并被輸出。
以這種方式，根據該實施例的SFF在掃描標準運行期間應用雙相時鐘CLK和SC2來運行。
換句話說，根據本發明的SFF在掃描測試期間一直以雙相時鐘來運行。需要注意的是，與現有技術相似，本發明中的SFF在用戶模式中是以單相時鐘來運行的。
下面介紹用戶模式。
在第一閂鎖電路80中，控制信號SC1首先輸入為0，則傳輸門63均關閉，傳輸門64打開。控制信號CLK為0，則傳輸門61打開，傳輸門62關閉。換句話說，數據D作為第一閂鎖電路80的輸出而被輸出；然后，控制信號CLK變為1，以關閉傳輸門61，打開傳輸門62，則數據信號D被鎖定并被輸出。接著，控制信號CLK又變為0，以打開傳輸門61，關閉傳輸門62。
在第二閂鎖電路81中，控制信號SC2和控制信號CLK首先分別輸入為1和0，則傳輸門65關閉，傳輸門66打開。換句話說，前一周期的數據被鎖定并輸出，然后，控制信號CLK變為1，傳輸門65打開，傳輸門66關閉，則輸入第一閂鎖電路80的輸出并將其作為第二閂鎖電路81的輸出而輸出。接著，控制信號CLK又變為0，則傳輸門65關閉，傳輸門66打開，數據被鎖定并從第二閂鎖電路81輸出。
以這種方式，用戶模式應用單相時鐘CLK來運行。
如上所述，根據本發明，通過通常應用一個閂鎖電路來鎖定數據信號D和數據掃描信號SIN，可以節省一個閂鎖電路。這就是說，由于構成電路的單元數目的減少，使得用于SCAN的FF的面積減小了，則由于加入SCAN電路而增加的集成電路的面積也可以減小了。
另外，根據本發明，SFF在掃描偏移運行和掃描標準運行期間以雙相時鐘運行；因此，通過在兩相時鐘之間設置時間間隔，以使時滯的影響減至可忽略的，從而可以不必在掃描運行期間進行時滯調整。
權利要求
1.一種用于掃描測試的雙穩觸發電路包括一第一閂鎖電路，用于鎖定第一或第二數據信號；和一第二閂鎖電路，用于鎖定和輸出在所述第一閂鎖電路中鎖定的鎖定信號，其特征在于所述第一閂鎖電路帶有一提供所述第一數據信號的第一數據輸入端，一提供所述第二數據信號的第二數據輸入端，一提供一第一控制信號的第一控制信號輸入端，一提供一第二控制信號的第二控制信號輸入端，和一用于輸出所述鎖定信號的數據信號輸出端，當所述第二控制信號設置為一固定電平時，與所述第一控制信號同步，鎖定所述第一數據信號，并將該信號輸出到所述數據信號輸出端，當所述第一控制信號設置為一固定電平時，與所述第二控制信號同步，鎖定所述第二數據信號，并將該信號輸出到所述數據信號輸出端，所述第二閂鎖電路帶有一提供來自所述數據信號輸出端的所述鎖定信號的第三數據輸入端，一提供一第三控制信號的第三控制信號輸入端，一提供所述第一控制信號的第四控制信號輸入端，和至少一個用于輸出來自所述第一閂鎖電路的所述鎖定信號的數據信號輸出端，當所述第一控制信號設置為一固定電平時，與所述第三控制信號同步，鎖定所述鎖定信號，并將該信號輸出到所述至少一個數據信號輸出端。
2.根據權利要求1所述的用于掃描測試的雙穩觸發電路，其特征在于當所述第三控制信號設置為一固定電平時，所述第一閂鎖電路與所述第一控制信號的降/升同步，鎖定所述鎖定信號，并將該信號輸出到所述數據信號輸出端，當所述第三控制信號設置為一固定電平時，所述第二閂鎖電路與所述第一控制信號的升/降同步，鎖定所述鎖定信號，并將該信號輸出到至少一個數據信號輸出端。
3.根據權利要求1所述的用于掃描測試的雙穩觸發電路，其特征在于在所述第一控制信號變換到一第一邏輯電平，而所述第二控制信號設置在該第一邏輯電平時，所述第一閂鎖電路鎖定所述第一數據信號，在所述第二控制信號變換到一第二邏輯電平，而所述第一控制信號設置在該第二邏輯電平時，所述第一閂鎖電路鎖定所述第二數據信號。
4.根據權利要求1所述的用于掃描測試的雙穩觸發電路，其特征在于在所述第三控制信號變換到所述第二邏輯電平，而所述第一控制信號設置在該第二邏輯電平時，所述第二閂鎖電路鎖定所述鎖定信號。
5.根據權利要求3所述的用于掃描測試的雙穩觸發電路，其特征在于所述第一閂鎖電路包括一第一反相器，一通過所述第一反相器連接到所述第一數據輸入端的第一開關部分，一連接到所述第二數據輸入端的第二開關部分和一第一鎖定部分所述第一開關部分在所述第一控制信號為所述第一邏輯電平時接通電路，在所述第一控制信號為所述第二邏輯電平時斷開電路，所述第二開關部分在所述第二控制信號為所述第二邏輯電平時接通電路，在所述第二控制信號為所述第一邏輯電平時斷開電路，所述第一鎖定部分包括一第一裝置，用于在所述第二控制信號為所述第一邏輯電平時導通電路，在所述第二控制信號為所述第二邏輯電平時斷開電路，一第二裝置，用于在所述第一控制信號為所述第二邏輯電平時導通電路，在所述第一控制信號為所述第一邏輯電平時斷開電路，一第二反相器和一第三反相器，所述第二開關部分和所述第一裝置的輸出和所述第二裝置的一個輸入連接在一第一節點，所述第一開關部分和所述第二裝置的輸出和所述第二反相器的一個輸入連接在一第二節點，所述第二反相器的一個輸出、所述數據信號輸出端和所述第三反相器的一個輸入連接在一第三節點，所述第三反相器的一個輸出連接到所述第一裝置的一個輸入。
6.根據權利要求4所述的用于掃描測試的雙穩觸發電路，其特征在于所述第二閂鎖電路包括一連接到所述第三數據信號輸入端的第三開關部分，和一第二開關部分，所述第三開關部分在一兩輸入分別為所述第一控制信號和所述第三控制信號的NAND的輸出為所述第一邏輯電平時導通電路，在所述NAND輸出為所述第二邏輯電平時斷開電路，所述第二閂鎖部分帶有一第三裝置，用于在所述NAND輸出為所述第二邏輯電平時導通電路，在所述NAND輸出為所述第一邏輯電平時斷開電路，一第四反相器和一第五反相器，所述第三開關部分和所述第三裝置的輸出和所述第四反相器的一個輸入連接在一第四節點，所述第四反相器的一個輸出和所述第五反相器的一個輸入連接在一第五觸點，所述第五反相器的一個輸出和所述第三裝置的一個輸入連接在一第六觸點，所述第五節點和所述第六節點分別連接到所述至少一個數據信號輸出端。
全文摘要
一用于掃描測試的雙穩觸發電路,包括第一閂鎖電路,當控制信號SC1設置為一電平時,與控制信號CLK同步,鎖定和輸出數據信號D,當控制信號CLK設置為另一電平時,與控制信號SC1同步,鎖定和輸出數據掃描信號SIN,該電路還包括第二閂鎖電路,當控制信號SC2設置為一電平時,與控制信號CLK同步,鎖定和輸出第一閂鎖電路的一輸出,當控制信號CLK設置為另一電平時,與控制信號SC2同步,鎖定和輸出第一閂鎖電路的一輸出。
文檔編號H03K3/037GK1193221SQ9810086
公開日1998年9月16日 申請日期1998年2月26日 優先權日1997年2月26日
發明者袖美樹子, 飯洋一 申請人:日本電氣株式會社