專利名稱：：觸發器電路的制作方法
技術領域：
：本發明總的來說涉及觸發器型的邏輯電路。更具體地說本發明涉及根據輸入信號的任何邏輯變化而轉換的觸發器電路的結構，為了對下一次變化預先作出安排，每次轉換之后都需要進行復位。本發明可以有利地用于這樣一種單片集成電路，在該集成電路中存在一個或幾個信號的任何邏輯變化(從0到1和從1到0)之后都提供一個脈沖的問題，這一應用需要在每次轉換之后都進行復位，并且利用集成電路上的最小區域。具有這種功能的標準電路在本
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內是未知的，因此為了得到所要求的結果，一般采用兩個帶有復位端的D型FFD觸發器(圖1)，其中每個D型FFD觸發器由24個晶體管構成。這一結構的邏輯電路圖示于圖1，同時FFE觸發器的電路圖示于圖2。如圖所示，輸入信號IN(該信號的轉換是需要檢測的)被加到兩個D型FFD觸發器的時鐘輸入端CP。輸入信號IN通過一個邏輯非門INV反相，加到其中一個FFD觸發器上。兩個FFD觸發器的數據輸入端D與高邏輯值(電源電壓V+)相連。FFD觸發器的兩個輸出端Q以或的關系相連，以便提供電路的輸出信號OUT。該電路進一步提供了一個復位輸入信號RST，它與FFD觸發器的兩個復位輸入端CD并聯，其方式為在檢測到輸入信號IN變化之后使得輸出端Q以及電路的輸出OUT復位。D型FFD觸發器(參照圖2)對端子CP的輸入信號的上升沿敏感，利用需要檢測其轉換的信號IN作為第一FFD觸發器的端子CP上的時鐘信號，以及相同的信號IN經反相后加到第二FFD觸發器上，通過兩個FFD觸發器的輸出端A和B的或連接能夠檢測其每個邏輯變化。具體地說，如果轉換信號的數目等于n，并且需要產生檢測任何信號轉換的一個脈沖，那么需要將所用的FFD觸發器的數目乘以2n。這可以從圖3中看到。應注意的是，如果需要檢測n個輸入信號IN1、IN2---INn，那么需要2n個FFD觸發器。在單個信號的情況下具有所述功能的常規電路(圖1)由54個晶體管構成。各個信號的波形如圖4所示，同時真值表如下所示其中很自然地，L代表低邏輯電平或0，H代表高邏輯電平或1，X代表無關緊要。為了將輸出OUT置位在準備下一次轉換的狀態，在所述輸入信號IN變化之后處于高邏輯電平的輸出OUT必須通過外部提供的復位信號RST返回到低邏輯電平，否則由于輸出OUT未改變其狀態，將無視下一次轉換。因此，盡管現有技術的電路結構解決了實現所述功能的問題，但是仍有技術上的問題。事實上這些電路結構需要使用大量的晶體管，因而需要大量的集成電路的表面積，于是降低了集成度，增加了成本。本發明的目的是提供一種觸發器電路，它圓滿地解決了上述所有的問題。本發明的這一目的是通過這樣一種根據一個輸入信號的任何邏輯變化而轉換輸出信號的觸發器型邏輯電路實現的，該電路的特征在于包括-具有接收所述信號的數據輸入端的一個觸發器，-一個實現異或型邏輯功能接下來是反相邏輯功能的組合電路，具有接收所述信號的第一輸入端和與所述觸發器的反相輸入端相連的第二輸入端，以及-一個置位-復位型的觸發器，具有與所述組合電路的輸出端相連的復位輸入端。通過以下結合附圖對非限制性的實施例所作的詳細描述，本發明的進一步的優點和特征將變得很清楚，附圖中圖1、2、3和4是現有技術，并且已經作了說明；圖5是本發明器件的可能的實施例的電路圖；圖6是說明本發明器件的操作的一組笛卡爾時間圖；圖7類似于圖5，表示本發明的具有兩個輸入端的器件的一個實施例；圖8類似于圖6，是說明圖7的電路操作的一組笛卡爾時間圖；圖9表示本發明的具有n個輸入端的器件的一個實施例；以及圖10表示本發明的具有3個輸入端的器件的另一個實施例。本發明的觸發器電路的一個可能的實施例例如如圖5所示。從圖中可以看出，該電路相當簡單，由五個邏輯與非門N1、N2、N3、N4、N5，一個異或非邏輯門E，一個邏輯非門INV和置位-復位型的觸發器FFRS組成。可以看到，四個與非門N1、N2、N3、N4和非門INV構成一個觸發器。該觸發器N1、N2、N3、N4和INV在其數據輸入端接收想要檢測其變化的信號IN。此外，信號IN施加到異或非門E。異或非門E的輸出與置位-復位型觸發器FFRS的置位輸入端相連，以便在檢測到信號IN的變化之后，使得電路的輸出OUT被置位。異或非門E的第二輸入端與觸發器N1、N2、N3、N4和INV的用I7表示的反相輸出端相連，以便能夠檢測信號IN的其它類型的變化。觸發器FFRS的復位輸入端與電路的復位輸入RST相連，以便在檢測到信號IN的變化之后，使得電路的輸出OUT被復位。此外，異或非門E的用I22表示的輸出端與另一個與非門N5的一個輸入端相連，該與非門的輸出端與觸發器N1、N2、N3、N4和INV的允許輸入端相連。另一個與非門N5的另外的輸入端與一個輸入端PW-ON相連，該輸入端施加表示電路的電源存在的信號。電路的工作原理如下。首先初始化(或復位)(信號RST＝1和信號PW-ON＝0)，FFRS觸發器的輸出OUT處于邏輯電平0，同時節點I7(觸發器N1、N2、N3、N4和INV的反相輸出端)相對于輸入信號IN處于互補邏輯電平，該輸入信號IN的轉換是需要檢測的(如果IN＝0，則I7＝1，如果IN＝1，則I7＝0)。此外，節點I22(邏輯門E的輸出端)處于邏輯電平0。當電路接通電源時(對應于復位)，信號PW-ON穩定地處于邏輯電平1。當處于信號IN的第一邏輯轉換時輸入RST變為0，異或非邏輯門E在其輸入端具有兩個邏輯電平相同的信號，因此節點I22從邏輯電平0變到邏輯電平1，觸發器FFRS的輸出OUT取邏輯電平1，該觸發器是由兩個邏輯或非門(未示出)構成的。這時，經過邏輯門延時的節點I22上的信號將節點I7帶到相對于信號IN是互補的邏輯電平，使電路準備接收信號IN的下一次轉換。因此，節點I22提供作為輸入信號IN電平的任何變化的結果的脈沖，其脈沖的持續時間由邏輯門的延遲時間確定。為了得到持續時間與每次轉換相一致的輸出信號，觸發器FFRS由信號RST驅動。當該信號RST從邏輯電平0變到邏輯電平1時，由于信號IN的轉換取邏輯電平1的輸出OUT上的信號返回到邏輯電平0。接下來觸發器FFRS準備接收輸入信號IN的新的變化。得到的各種信號的波形圖示于圖6。剛剛描述過的實施例中的電路由40個晶體管構成。從使用的集成電路的面積這一觀點來看，與產生脈沖所必需的變化相一致的信號的數目越大，本發明就越有利，事實上，不需要復制整個電路，而只需要復制包括在圖5的虛線框中的用RIL表示的部分。參見圖7，該圖示出了具有兩個輸入信號IN1和IN2的一個實施例。在有兩個信號IN1和IN2的情況下，它們可以一起轉換或單獨轉換，異或非門的輸出以或的關系相互連在一起，于是一個或兩個輸入的任何轉換都產生一個脈沖，它使觸發器FFRS的輸出取1，從而電路的輸出OUT取1。因此，不必象上述現有技術那樣，在兩個輸入的情況下復制整個結構。與圖7電路有關的的波形示于圖8。從該圖中也可以看到，節點I143上的電壓(它使觸發器FFRS的輸出取1)是一個脈沖，它在一個或兩個輸入IN1和IN2的每次轉換時產生，同時輸出OUT的狀態由信號RST確定。參照圖7，如果應用DeMorgan法則，那么如實際所表示的那樣，通過用與非門N6代替或門，用異或門X代替異或非門，就可以優化邏輯門的數目。圖9表示本發明的與圖7的電路類似的電路的一個實施例，其中有輸入信號IN1、IN2---INn，它們的變化是需要檢測的。圖10表示本發明的具有三個輸入IN0、IN1和IN2的電路的另一個實施例。從該圖中可以看到如何利用信號RST在轉換之后使電路的輸出OUT為0以及使三個觸發器N1、N2、N3、N4和INV復位。圖5所示的具有單個輸入信號IN的電路的真值表如下所示RSTINOUTLXLHL-＞HHHH-＞LH</table></tables>本發明的電路的優點是有可能采用這樣一種電路，該電路實現具有最小面積的一對復位觸發器的功能。從圖3和9的電路圖可以看出，所需檢測其轉換的信號的數目越多，優點越多。下表是在根據現有技術的結構和本發明的具有1、2和3個輸入的方案之間就所用晶體管所作的比較現有技術本發明晶體管的數目晶體管的數目563617498290158</table></tables>1個輸入3個輸入5個輸入顯然，在保持發明原則不變的情況下，不脫離本發明的范圍，結構的細節和實施例在已經說明的基礎上可作廣泛的修改，例如在圖10所示的情況下，在輸入轉換以后，利用輸入信號RST使輸出為0以及“更新”觸發器N1、N2、N3、N4和INV。權利要求1.一種根據一個輸入信號(IN)的任何邏輯變化而轉換輸出信號(OUT)的觸發器型邏輯電路，其特征在于包括-具有接收所述信號(IN)的數據輸入端的一個觸發器(N1、N2、N3、N4和INV)，-一個實現異或型邏輯功能接下來是反相邏輯功能的組合電路(E)，具有接收所述信號(IN)的第一輸入端和與所述觸發器(N1、N2、N3、N4和INV)的反相輸入端相連的第二輸入端，以及-一個置位-復位型的觸發器(FFRS)，具有與所述組合電路(E)的輸出端相連的復位輸入端。2.根據權利要求1的邏輯電路，其特征在于所述組合電路包括一個異或非型邏輯門(E)。3.根據權利要求1的邏輯電路，根據多個輸入信號(IN1、IN2、---、INn)的任何邏輯變化而轉換輸出信號(OUT)，其特征在于包括-多個觸發器(N1、N2、N3、N4和INV)，每個在其輸入端接收所述多個輸入信號(IN1、IN2、---、INn)中的一個，-一個實現異或型邏輯功能接下來是反相邏輯功能的組合電路(X，N6)，具有多對輸入端，所述多對輸入端的每一對具有-接收所述多個信號(IN1、IN2、---、INn)中的一個的第一輸入端，-與所述相應的觸發器(N1、N2、N3、N4和INV)的反相輸出端相連的第二輸入端，與所述置位-復位觸發器(FFSR)的所述置位輸入端相連的一個輸出端。4.根據權利要求3的邏輯電路，其特征在于所述組合電路包括多個異或非邏輯門，每個具有-接收所述多個信號(IN1、IN2、---、INn)中的一個的第一輸入端，-與所述相應的觸發器(N1、N2、N3、N4和INV)的反相輸出端相連的第二輸入端，以及一個邏輯或門，在其輸入端接收所述多個異或非邏輯門的輸出，并具有與所述置位-復位觸發器(FFSR)的所述置位輸入端相連的一個輸出端。5.根據權利要求3的邏輯電路，其特征在于所述組合電路包括多個異或邏輯門(X)，每個具有-接收所述多個信號(IN1、IN2、---、INn)中的一個的第一輸入端，-與所述相應的觸發器(N1、N2、N3、N4和INV)的反相輸出端相連的第二輸入端，以及一個與非型的邏輯門(N6)，在其輸入端接收所述多個異或門的輸出，并具有與所述置位-復位觸發器(FFSR)的所述置位輸入端相連的一個輸出端。6.根據權利要求1至5的任何一項的邏輯電路，其特征在于它包括一個反饋電路(N5)，它將所述組合電路(E；X，N6)的輸出端與所述觸發器(N1、N2、N3、N4和INV)的允許輸入端相連，其目的在于在一次變化之后，使所述觸發器(N1、N2、N3、N4和INV)對所述輸入信號(IN)的新的變化做好準備。7.根據權利要求6的邏輯電路，其特征在于所述反饋電路包括實現反相邏輯功能的邏輯門(N5)，其輸入端與所述組合電路(E；X，N6)的輸出端相連，其輸出端與所述觸發器(N1、N2、N3、N4和INV)的所述允許輸入端相連。8.根據權利要求7的邏輯電路，其特征在于所述邏輯門(N5)是與非型的，具有與所述組合電路(E；X，N6)的輸出端相連的第一輸入端和接收表示向所述邏輯電路供電的信號(PW-ON)的第二輸入端，用于當通電時初始化所述邏輯電路。9.根據權利要求1至8的任何一項的邏輯電路，其特征在于它包括與所述置位-復位觸發器(FFRS)的輸入端相連的復位輸入端(RST)，以便允許所述置位-復位觸發器(FFRS)的狀態在轉換后復位。10.根據權利要求1至9的任何一項的邏輯電路，其特征在于所述觸發器(N1、N2、N3、N4和INV)產生構成復位型或D型觸發器的輸入的信號。全文摘要一種觸發器電路，能夠根據輸入信號(IN)的任何邏輯變化而轉換，采用觸發器(N1、N2、N3、N4和INV)以及異或非型邏輯門(E)，在其輸入端接收信號(IN)和觸發器(N1、N2、N3、N4和INV)的反相輸出。與異或非門(E)的輸入端相連的是一個置位-復位觸發器(FFRS)，為了使電路對下一次變化做好準備，在電路每次轉換之后，置位-復位觸發器(FFRS)允許被復位。文檔編號H03K19/00GK1155785SQ9611208公開日1997年7月30日申請日期1996年11月6日優先權日1996年11月6日發明者G·隆布雷施基,M·加利納里,M·莫雷利申請人:Sgs-湯姆森微電子有限公司,馬涅蒂馬雷利股份公司