專利名稱：高速計數器電路的制作方法
技術領域：
本發明概括地說涉及用于半導體存儲器件中的計數器電路，特別是涉及一種高速計數器電路，它能夠縮短傳播延遲時間，用以提高操作速度。
通常，一種半導體存儲器件如動態隨機存取存儲器(下面稱作DRAM)包括一計數器電路，用以進行刷新操作。所進行的刷新操作是采用充電來刷新半導體存儲器件的，使得存儲在存儲器件中多個存儲單元陣列的數據象其所具有的那樣被保持。為此，半導體存儲器件中的計數器電路會順序地產生對于存儲單元陣列的地址。
新近開發出同步DRAM。同步DRAM包括一計數器電路，用以進行脈沖讀寫操作以及刷新操作。脈沖寫操作的執行是順序地將數據寫在外部指定的同步DRAM中的多個存儲單元中來完成的。脈沖讀操作是從外部指定的同步DRAM中的多個存儲單元上順序地出數據來完成的。為此，同步DRAM中的計數器電路會順序地產生由起始地址到最終地址的地址。值得注意的是，由同步DRAM中計數器電路所產生的地址必須同外部同步時鐘相對應。然而，由于同步DRAM中計數器電路的傳播延遲，使所產生的地址未能同外部同步時鐘相對應。由于這個原因，使這種常規計數器電路引起同步DRAM的錯誤操作。下面將參照
圖1至3更詳細地描述常用計數器電路所帶有的上述問題。
圖1是常規6位計數器電路的方框圖，圖2A至2H是定時圖，它表示圖1中所示的常規6位計數器電路的操作。如圖1所示，常規6位計數器電路包括與時鐘輸入線11串聯連接的第一至第六位計數器10，12，14，16，18和20。
當將圖2A中所示外部時鐘信號施加到時鐘輸入線11上時，第一位計數器10會在來自時鐘輸入線11的時鐘信號的每個下降沿處使其輸出信號反相，以產生圖2B中所示的脈沖信號，它具有時鐘輸入線11的時鐘信號頻率的一半。第二位計數器12在來自第一位計數器10的輸出信號的每個下降沿處使其輸出信號反相，以產生圖2C中所示的脈沖信號，它具有第一位計數器10的輸出信號頻率的一半。以與第二位計數器12類似的方式，第三至第六位計數器14，16，18和20會分別地產生如圖20至2G中所示的脈沖信號，它們分別具有第二至第五位計數器器，14，16和18的輸出信號頻率的一半。因此，第一至第六位計數器10，12，14，16，18和20會周期地產生“0”至“31”的順序地址。
很顯然，第一位計數器10的輸出信號會在第一位計數器10的傳播延遲時間之后在時鐘輸入線11的時鐘信號下降沿處產生。而第二至第六位計數器12，14，16，18和20的輸出信號則會分別在相應位計數器及低位計數器傳播延遲時間的總和之后在時鐘輸入線11的時鐘信號的下降沿處產生。例如，如果計數值由“31”復位至“0”，則第六位計數器20的輸出信號會在第一至第六位計數器10，12，14，16，18和20的傳播延遲時間的總和(即圖2H中的TD)之后在時鐘輸入線11的時鐘信號的下降沿處產生。
圖3是圖1中第一至第六位計數器10，12，14，16，18和20的每個詳細的電路示意圖。如該圖所示，位計數器包括兩個連接在第一和第二結點21和23之間的反相器GI1和GI2，以形成環路，和根據輸入線15的脈沖信號用以打開/閉合反相器GI1和GI2環路的PMOS和NMOS晶體管MP3和MN3。PMOS和NMOS晶體管MP3和MN3適合于在輸入線15的脈沖信號處于邏輯低電位時閉合反相器環路。
位計數器進一步包括連接在第三和第四結點25和27之間的兩個反相器GI3和GI4，以形成環路；連接在第四結點27和輸出線17之間的反相器GI5，和根據輸入線15的脈沖信號用以打開/閉合反相器GI3和GI4環路的PMOS和NMOS晶體管MP4和MN4。PMOS和NMOS晶體管MP4和MN4適合于在輸入線15的脈沖信號處于邏輯高電位時閉合反相器環路。反相器GI5變換第四結點27處的邏輯值(1或0)，它是通過反相器GI3和GI4的環路而儲存的，并且將所變換的邏輯值傳遞給輸出線17。
位計數器進一步包括NMOS和PMOS晶體管MN1和MP1，用以根據輸入線15的脈沖信號將輸出線17上的邏輯信號傳遞給第一結點21；NMOS和PMOS晶體管MN2和MP2，用以根據輸入線15的脈沖信號將第二結點23上的邏輯信號傳遞給第三結點25；和反相器GI6，用以變換輸入線15的脈沖信號。NMOS和PMOS晶體管MN1和MP1適合于在輸入線15的脈沖信號處于邏輯“1”時將輸出線17上的邏輯信號傳遞給第一結點21。相反，NMOS和PMOS晶體管MNα和MPα適合于在輸入線15的脈沖信號處于邏輯“0”時將第二結點23上的邏輯信號傳遞給第三結點25。將輸入線15的脈沖信號共用地提供給兩個NMOS晶體管MN1和MN4和兩個PMOS晶體管MP2和MP3的控制端。將反相器GI6的輸出信號共用地提供給兩個NMOS晶體管MN2和MN3和兩個PMOS晶體管MP1和MP4的控制端。
如上所述，常規計數器電路的缺點在于，它的輸出信號相應于時鐘信號具有很低的響應速度，由此會使計數值與時鐘信號的不一致。因此，常規計數器電路會引起半導體存儲器件的誤操作，從而導致其可靠性的下降。
因此，本發明就是針對上述問題而作出的，本發明的目的就是提供一種高速計數電路，它能夠提高相對于時鐘信號的輸出信號響應速度。
根據本發明的一個方面，提供一種高速計數器電路，它包括一輸入線，用以輸入時鐘信號；至少兩個位計數器，用以根據輸入線的時鐘信號產生至少兩位的計數值；和對應于至少兩個位計數器中至少一個高位計數器的輸出信號的至少一個時鐘同步裝置，用以將輸入線的時鐘信號傳遞給至少兩個位計數器中的低位計數器。
根據本發明的另一方面，提供一種高速計數器電路，它包括一輸入線，用以輸入時鐘信號；至少兩個位計數器，用以根據輸入線的時鐘信號產生至少兩位的計數值；對應于至少兩個位計數器中至少一個高位計數器的輸出信號的至少一個時鐘同步裝置，用以將輸入線的時鐘信號傳遞給至少兩個位計數器中的低位計數器；和延遲裝置，用以根據至少一時鐘同步裝置的傳播延遲時間來延遲輸入線的時鐘信號，并將延遲的時鐘信號提供給至少兩個位計數器中最高位計數器。
本發明的上述和其它目的，特征和優點將通過結合附圖的下列詳細的描述而會更加清楚地理解，其中圖1是一常規6位計數器電路的方框圖；圖2A至2H是定時圖，它表示圖1中常用6位計數器電路的操作；圖3是圖1中位計數器的詳細電路示意圖；圖4是根據本發明一實施例的一種6位高速計數器電路的電路示意圖；和圖5是根據本發明另一實施例的一種6位高速計數器電路的電路示意圖。
參見圖4，示出了根據本發明一實施例的一種6位高速計數器電路的電路示意圖。如該圖中所示，6位高速計數器電路包括一第一與門GA1，用以輸入輸入線31的時鐘信號和供電電壓源Vcc的電源電壓Vcc；和第一位計數器30，用以根據第一與門GA1的輸出信號進行其計數操作。第一與門GA1適用于將輸入線31的時鐘信號傳遞給第一位計數器30的時鐘端，同時施加供電電壓源Vcc的電源電壓Vcc。第一與門GA1的輸出信號具有與輸入線31的時鐘信號相同的頻率，并且脈沖持續時間經過第一與門GA1的傳播延遲時間要比時鐘信號的長。第一位計數器30在第一與門GA1的輸出信號的每個下降沿處使其輸出信號反相，以產生第一計數信號，其具有輸入線31時鐘信號頻率的一半。
6位高速計數器電路進一步包括一第二與門GA2，用以輸入第一位計數器30的第一計數信號和輸入線31的時鐘信號；第二位計數器32，用以根據第二與門GA2的輸出信號進行其計數操作，以產生第二計數信號；和第三與門GA3，用以輸入第一和第二位計數器30和32的第一和第二計數信號。第二與門GA2“與”上第一位計數器30的第一計數信號和輸入線31的時鐘信號，“與”操作的結果，第二與門GA2產生一脈沖信號，它具有輸入線31時鐘信號頻率的一半，并且脈沖持續時間經過第二與門GA2的傳播延遲時間要比時鐘信號的長。第二位計數器32在第二與門GA2脈沖信號的每個下降沿處使其輸出信號反相，以產生第二計數信號，結果，第二位計數器32根據輸入線31的時鐘信號進行其計數操作，同時第一位計數器30的第一計數信號處于邏輯高電位。第三與門GA3“與”上第一和第二位計數器30和32的第一和第二計數信號，以檢測時間點，其中第一和第二計數信號二者均處于邏輯高電位。“與”操作的結果，第三與門GA3產生一脈沖信號，其具有第一位計數器30的第一計數信號頻率的一半，并且具有與第一計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括一個第四與門GA4，用以輸入第三與門GA3的輸出信號和輸入線31的時鐘信號；第三位計數器34，用以根據第四與門GA4的輸出信號進行其計數操作，以產生第三計數信號；和第五與門GA5，用以輸入第三與門GA3的輸出信號和第三位計數器34的第三計數信號。第四與門GA4“與”上第三與門GA3的輸出信號和輸入線31的時鐘信號，用以使第三與門GA3的輸出信號同輸入線31的時鐘信號同步。“與”操作的結果，第四與門GA4產生一脈沖信號，它具有輸入線31時鐘信號頻率的 并且脈沖持續時間經過第四與門GA4傳播延遲時間要比時鐘信號的長。第三位計數器34在第四與門GA4脈沖信號的每個下降沿處使其輸出信號反相，以產生第三計數信號。結果，第三位計數器34根據輸入線31的時鐘信號進行其計數操作，同時第一和第二位計數器30和32的第一和第二計數信號二者均處于邏輯高電平。第五與門GA5“與”上第三與門GA3的輸出信號和第三位計數器34的第三計數信號，以檢查時間點，其中第一至第三計數器30，32和34的第一至第三計數信號均處于邏輯高電位。“與”操作的結果，第五與門GA5產生一脈沖信號，它具有第一位計數器30的第一計數信號頻率的1/4，并且有與第一計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括一第六與門GA6，用以輸入第五與門GA5的輸出信號和輸入線31的時鐘信號；第四位計數器36，用以根據第六與門GA6的輸出信號進行其計數操作，以產生第四計數信號；和第七與門GA7，用以輸入第五與門GA5的輸出信號和第四位計數器36的第四計數信號。第六與門GA6適用于將輸入線31的時鐘信號傳遞給第四位計數器36的時鐘端，同時第五與門GA5的輸出信號處于邏輯高電位。第六與門GA6的輸出信號具有輸入線31的時鐘信號頻率的1/8，并且脈沖持續時間經過第六與門GA6傳播延遲時間要比時鐘信號的長。第四位計數器36在第六與門GA6脈沖信號的每個下降沿處反相其輸出信號，以產生第四計數信號。第四位計數器36的第四計數信號具有輸入線31時鐘信號頻率的1/16，并具有50％的工作循環。第七與門GA7“與”上第五與門GA5的輸出信號和第四位計數器36的第四計數信號，以檢測時間點，使第一至第四位計數器30，32，34和36的第一至第四計數信號均處于邏輯高電位。“與”操作的結果，第七與門GA7產生一脈沖信號，其具有第一位計數器30的第一計數信號頻率的1/8，并具有與第一計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括一第八與門GA8，用以輸入第七與門GA7的輸出信號和輸出線31的時鐘信號；第五位計數器38，用以根據第八與門GA8的輸出信號進行其計數操作以產生第五計數信號；和第九與門GA9，用以輸入第七與門AG7的輸出信號和第五位計數器38的第五計數信號。第八與門GA8適用于將輸入線31的時鐘信號傳遞給第五位計數器38的時鐘端，同時第七與門GA7的輸出信號處于邏輯高電位。第八與門GA8的輸出信號具有輸入線31時鐘信號頻率的1/16，并且脈沖持續時間經過第八與門GA8傳播延遲時間要比時鐘信號的長。第五位計數器38在第八與門GA8脈沖信號的每個下降沿處反相其輸出信號，以產生第五計數信號。第五位計數器38的第五計數信號具有輸入線31時鐘信號頻率的1/32，并且具有50％的工作循環。第九與門GA9“與”上第七與門GA7的輸出信號和第五位計數器38的第五計數信號，用以檢查時間點，使第一至第五位計數器30，32，34，36和38的第一至第五計數信號均處于邏輯高電位。“與”操作的結果，第九與門GA9產生一脈沖信號，其具有第一位計數器30的第一計數信號頻率的1/16，并具有與第一計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括一第十與門GA10，用以輸入第九與門GA9的輸出信號和輸入線31的時鐘信號；和第六位計數器40，用以根據第十與門GA10的輸出信號進行其計數操作，以產生第六計數信號。第十與門GA10適用于將輸入線31的時鐘信號傳遞給第六位計數器40的時鐘端，同時第九與門GA9的輸出信號處于邏輯高電位。第十與門GA10的輸出信號具有輸入線31時鐘信號頻率的1/32，并且脈沖持續時間經過第十與門GA10傳播延遲時間要比時鐘信號的長。第六位計數器40在第十與門GA10脈沖信號的每個下降沿處反相其輸出信號，以產生第六計數信號。第六位計數器40的第六計數信號具有輸入線31時鐘信號頻率的1/64，并具有50％的工作循環。然后，第六位計數器40將第六計數信號輸出給輸出線33。
結果，第一至第六位計數器30，32，34，36，38和40以這樣的方式分別地與輸入線31的時鐘信號同步地操作，使得與門在由時鐘的下降沿處一個它們和一位計數器的總傳播延遲時間以后分別產生其輸出信號。
參見圖5，示出了根據本發明另一實施例的6位高速計數器電路的電路示意圖。如該圖中所示，6位高速計數器電路包括一第一與的GA11，用以輸入輸入線41的第一時鐘信號和供電電壓源Vcc的電源電壓Vcc；第一位計數器42，用以根據第一與門GA11的輸出信號進行其計數操作，以產生第一計數信號；和第二與門GA12，用以與上第一位計數器42的第一計數信號和輸入線41的第一時鐘信號。第一與門GA11適用于將輸入線41的第一時鐘信號傳遞給第一位計數器42的時鐘端，同時施加供電電壓源Vcc的電源電壓Vcc。第一位計數器42在第一與門GA11輸出信號的每個下降沿處反相其輸出信號，以產生第一計數信號。第一位計數器42的第一計數信號具有輸入線41時鐘信號頻率的一半。第二與門GA12適用于將輸入線41的第一時鐘信號傳遞給結點43，同時第一位計數器42的第一計數信號處于邏輯高電位。結果，在結點43產生第二時鐘信號。第二時鐘信號具有輸入線41的第一時鐘信號頻率的一半，并且其脈沖同第一時鐘信號的同步。第二時鐘信號由于第二與門GA12的傳播延遲時間也具有比第一時鐘信號長的脈沖持續時間。
6位高速計數器電路進一步包括一第二位計數器44，用以根據在結點43處的第二時鐘信號進行其計數操作，以產生第二計數信號；和第三與門GA13，用以輸入結點43上的第二時鐘信號和第二位計數器44的第二計數信號。第二位計數器44在結點43上的第二時鐘信號的每個下降沿處反相其輸出信號，以產生第二計數信號。第二位計數器44的第二計數信號具有結點43處第二時鐘信號頻率的一半，和50％的工作循環。第三與門GA13適用于將結點43處的第二時鐘信號傳遞給其輸入端，同時第二位計數器44的第二計數信號處于邏輯高電位。第三與門GA13的輸出信號具有結點43處第二時鐘信號頻率的一半，并具有同第二時鐘信號同步的脈沖。第三與門GA13的輸出信號由于第三與門GA13傳播延遲時間也具有比第二時鐘信號長的脈沖持續時間。
6位高速計數器進一步包括一第三位計數器46，用以根據第三與門GA13的輸出信號進行其計數操作，以產生第三計數信號；和第四與門GA14，用以輸入第二和第三位計數器44和46的第二和第三計數信號。第三位計數器46在第三與門GA13脈沖信號的每個下降沿處反相其輸出信號，以產生第三計數信號。結果，第三位計數46根據結點43處的第二時鐘信號進行其計數操作，同時第二位計數器44的第二計數信號處于邏輯高電位。第三位計數器46的第三計數信號具有結點43處第二時鐘信號頻率的1/4，和50％的工作循環。第四與門GA14“與”上第二和第三位計數器44和46的第二和第三計數信號，以檢測時間點，使得第二和第三計數信號二者均處于邏輯高電位。“與”操作的結果，第四與門GA14產生一脈沖信號，其具有第二位計數器44的第二計數信號頻率的1/2，并具有與第二計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括一第五與門GA15，用以輸入第四與門GA14的輸出信號和結點43處的第二時鐘信號；第四位計數器48，用的根據第五與門GA15的輸出信號進行其計數操作，以產生第四計數信號；和第六與門GA16，用以輸入第四與門GA14的輸出信號和第四位計數器48的第四計數信號。第五與門GA15適用于將結點43處的第二時鐘信號傳遞給第四位計數器48的時鐘端，同時使第四與門GA14的輸出信號處于邏輯高電位。第五與門GA15的輸出信號具有結點43處第二時鐘信號頻率的1/4，并具有與第二時鐘信號同步的脈沖。第五與門GA15的輸出信號由于第五與門GA15傳播延遲時間也具有比第二時鐘信號長的脈沖持續時間。第四位計數器48在第五與門GA15脈沖信號的每個下降沿處反相其輸出信號，以產生第四計數信號。第四位計數器48的第四計數信號具有結點43處第二時鐘信號頻的1/8，并具有50％的工作循環。第六與門GA16“與”上第四與門GA14的輸出信號和第四位計數器48的第四計數信號，用以檢測時間點，使第二至第四位計數信號，用以檢測時間點，使第二至第四位計數器44，46和48的第二至第四計數信號均處于邏輯高電位。與操作的結果，第六與門GA16產生一脈沖信號，它具有第二位計數器44的第二計數信號頻率的1/4，并具有與第二計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括一第七與門GA17，用以輸入第六與門GA16的輸出信號和結點43處的第二時鐘信號；第五位計數器50，用以根據第七與門GA17的輸出信號進行其計數操作，以產生第五計數信號；和第八與門GA18，用以輸入第六與門GA16的輸出信號和第五位計數器50的第五計數信號。第七與門GA17適用于將結點43處的第二時鐘信號傳遞給第五位計數器50的時鐘端，同時使第六與門GA16的輸出信號處于邏輯高電位。第七與門GA17的輸出信號具有結點43處第二時鐘信號頻率的1/8，并具有與第二時鐘信號同步的脈沖。第七與門GA17的輸出信號由于第七與GA17傳播延遲時間也具有比結點43處第二時鐘信號要長的脈沖持續時間。第五位計數器50在第七與門GA17脈沖信號的每個下降沿處反相其輸出信號，以產生第五計數信號。第五位計數器50的第五計數信號具有結點43處第二時鐘信號頻率的1/16，并具有50％的工作循環。第八與門GA18“與”上第六與門GA16的輸出信號和第五位計數器50的第五計數信號，以檢測時間點，使第二至第五位計數器44，46，48和50的第二至第五計數信號均處于邏輯高電位。“與”操作的結果，第八與門GA18產生一脈沖信號，其具有第二位計數器44第二計數信號頻率的1/8，具有與第二計數信號相同的脈沖持續時間。
6位高速計數器電路進一步包括第九與門GA19，用以輸入第八與門GA18的輸出信號和結點43處的第二時鐘信號；和第六位計數器52，用以根據第九與門GA19的輸出信號進行其計數操作，以產生第六計數信號。第九與門GA19適用于將結點43處的第二時鐘信號傳遞給第六位計數器52的時鐘端，同時使第八與門GA18的輸出信號處于邏輯高電位。第九與門GA19的輸出信號具有結點43處第二時鐘信號頻率的1/16，并且具有與第二時鐘信號同步的脈沖。第九與門GA19的輸出信號由于第九與門GA19傳播延遲時間也具有比結點43處第二時鐘信號長的脈沖持續時間。第六位計數器52在第九與門GA19脈沖信號的每個下降沿處反相其輸出信號，以產生第六計數信號。第六位計數器52的第六計數信號具有結點43處第二時鐘信號頻率的1/32，并具有50％的工作循環。然后，第六位計數器52將第六計數信號輸出給輸出線45。
結果，第一至第六位計數器42，44，46，48，50和52以這樣的方式分別與輸入線41的第一時鐘信號同步地操作，使得它們在由第一時鐘信號的下降沿處兩個與門和一位計數器的總傳播延遲時間以后分別產生其輸出信號。也就是說，第一和第二位計數器42和44的輸出信號是分別在第一時鐘信號的下降沿處的一個與門和一個位計數器的總傳播延遲時間以后而產生的，并且第三至第六位計數器46，48，50和52的輸出信號是分別在由第一時鐘信號下降沿處的兩個與門和一個位計數器的總傳播延遲時間的后而產生的。因此，通過調整門和位計數器的數量可以適當地設置由輸入時鐘信號上升或下降沿到產生計數值的延遲時間。
通過上述描述可以清楚地看到，按照本發明，最低位和最高位計數器可與時鐘信號同步地操作，以減小從時鐘信號的應用到計數值的產生的延遲時間。因此，本發明的高速計數器電路可在高速下進行計數操作。進一步地，本發明的高速計數器電路可以調整以時鐘信號的應用到按所需產生計數值的延遲時間，使得計數值明顯地與其它電路的輸出信號相一致。
雖然為了達到說明的目的已公開了本發明的優選實施例，本技術領域的普通專業人員將會知道，各種改型。添加和替換均是可能的，但其均不會脫離后續權利要求中所限定的本發明的范圍和精神。
權利要求
1.一種高速計數器電路，包括一輸入線，用以輸入時鐘信號；至少兩個位計數器，用以根據所述輸入線的時鐘信號產生至少兩位的計數值；和相應于所述至少兩個位計數器的至少一個較高位計數器的輸出信號的至少一時鐘同步裝置，用以將所述輸入線的時鐘信號傳遞給所述至少兩個位計數器的較低位計數器。
2.如權利要求1的高速計數器電路，其中所述至少一時鐘同步裝置包括邏輯裝置，用以檢測時間點，使得所述至少一較高位計數器的輸出值具有一特定邏輯值；和轉換裝置，用以根據所述邏輯裝置的輸出信號將所述輸入線的時鐘信號傳遞給所述較低位計數器。
3.如權利要求2的高速計數器電路，其中所述特定邏輯值是高電平。
4.如權利要求3的高速計數器電路，其中所述邏輯裝置包括一個與門，用以相對于所述至少一較高位計數器的輸出信號進行與操作。
5.如權利要求3的高速計數器電路，其中所述轉換裝置包括一個與門，用以將所述輸入線的時鐘信號傳遞給所述較低位計數器，同時使所述邏輯裝置的輸出信號具有特定邏輯值。
6.如權利要求1的高速計數器電路，其進一步包括所述延遲裝置，用以經過所述至少一時鐘同步裝置的傳播延遲時間來延遲所述輸入線的時鐘信號，并將經延遲的時鐘信號提供給所述至少兩個位計數器中的最高位計數器。
7.如權利要求6的高速計數器電路，其中所述延遲裝置包括一邏輯門，用以根據一驅動電壓來延遲所述輸入線的時鐘信號。
8.如權利要求7的高速計數器電路，其中所述驅動電壓處于高電位。
9.如權利要求8的高速計數器電路，其中所述邏輯門包括一個與門。
全文摘要
高速計數器電路含輸入線以輸入時鐘信號；至少兩個位計數器，根據所述輸入線的時鐘信號產生至少兩位計數值；相應于所述兩個位計數器的至少一較高位計數器的輸出信號的至少一時鐘同步裝置，以將所述輸入線的時鐘信號傳遞給所述至少兩個位計數器中的較低位計數器；和延遲電路，經過所述至少一時鐘同步裝置的傳播延遲時間來延遲所述輸入線時鐘信號，并將經延遲的時鐘信號提供給所述至少兩個位計數器中的最高位計數器。
文檔編號H03K23/00GK1140933SQ9610512
公開日1997年1月22日 申請日期1996年5月15日 優先權日1995年5月15日
發明者吳鍾勛 申請人:現代電子產業株式會社